半導體封裝結構的制造方法
【技術領域】
[0001]本發明涉及半導體封裝技術，明確地說，涉及一種半導體封裝結構的制造方法。
【背景技術】
[0002]微機電系統(microelectro-mechanical system, MEMS)或微機電裝置(microelectro-mechanical devices)通常是指利用半導體技術(semiconductor technology)在半導體晶片(wafer)的表面上形成的微觀機構(microscopic mechanism)。常見的微機電系統或微機電裝置為(例如)加速度計(accelerometer)、壓力傳感器或其它傳感器等。
[0003]由于微機電系統或微機電裝置的結構相當微小，因此可在制造過程中使用粘膠將半導體晶片粘貼在載體(carrier)上以便于制造。然而，在粘貼半導體晶片到載體時可能發生貼合面不平坦/不共平面(flat/coplanar)或未對準(misalignment)的問題。
[0004]必須挑選耐熱的粘膠以避免粘膠本身失去粘性。此外，還必須挑選具有適當熱膨脹系數(coefficient of thermal expans1n, CTE)的粘膠以減少半導體晶片在制造過程中由于受熱而產生的翅曲(warpage)。
[0005]制造過程結束時必須去除載體。載體去除后必須清洗(clean)半導體晶片上的粘膠。如果粘膠未能完全清除，那么可能會影響產品的可靠性(reliability)。
【發明內容】
[0006]本發明提供一種半導體封裝結構的制造方法，其包括:提供襯底，所述襯底具有彼此對置的第一表面和第二表面，且襯底具有多個導通孔；將裸片固定到襯底的第一表面，且將裸片電連接到襯底；使用封裝材料囊封裸片及第一表面；以及利用所述封裝材料作為載體，以從襯底的第二表面薄化所述襯底以暴露所述多個導通孔。
【附圖說明】
[0007]圖1A到1N所示為根據本發明的一實施例的半導體封裝結構的制造方法。
【具體實施方式】
[0008]圖1A到1N所示為根據本發明的一實施例的半導體封裝結構的制造方法。
[0009]參見圖1A，可提供襯底100。襯底100可包括第一表面101、第二表面102、至少一個導通孔(via) 103、至少一個導電襯墊104以及至少一個跡線(trace) 105。
[0010]襯底100可為或可包括娃或其化合物、玻璃或有機材料。第一表面101與第二表面102對置。在本發明的一實施例中，襯底100可以是裸片100。裸片100包括電路結構，例如集成電路或專用集成電路(applicat1n-specific integrated circuit, ASIC)。
[0011]至少一個導通孔卜丨&)103可為硅穿孔(11^0呢11^1化011 Via，TSV)、玻璃穿孔(Through-Glass Via,縮寫為 TGV)或芯穿孔(Through-Core Via, TCV)等。可在一通孔(viahole)中填入導電材料或將導電材料形成于通孔側壁以形成至少一個導通孔103。導電材料可至少包括金、銀、銅、鋁、錫或其合金。至少一個導通孔103可電連接襯底100中的跡線再分布層(redistribut1n layer, RDL,圖中未展示)或其它元件。
[0012]至少一個導電襯墊104位于襯底100的第一表面101上。至少一個導電襯墊104通過跡線105與導通孔103連接。在本發明的一個實施例中，至少一個導電襯墊104包括一層或多層表面處理層(圖中未展示)。表面處理層可包括(但不限于)鎳金(NiAu)或鎳鈀金(NiPdAu)或其它合適材料。
[0013]跡線105可為或可包括金、銀、銅、鋁、錫或其合金。至少一個導通孔103還可通過跡線105連接到襯底100的其它層電路(圖中未展示)，例如襯底100的接地層。跡線105可構成為襯底100中的跡線再分布層的一部分。
[0014]可在襯底100的第一表面101涂覆粘著材料106。
[0015]參見圖1B。在圖1B中，可通過圖1A中的粘著材料106將一或多個裸片110固定到襯底100的第一表面101上。在本發明的另一實施例中，可通過焊接或其它方式將裸片110固定到襯底100的第一表面101上。
[0016]在本發明的一實施例中，可將多個裸片110分別固定到襯底100上。在本發明的另一實施例中，可同時將多個裸片110固定到襯底100上。裸片110的尺寸可為(但不限于)0.5X0.5 (毫米，mm)到2X2毫米。
[0017]裸片110 可以是微機電系統(Micro Electro Mechanical Systems, MEMS)裸片，例如(但不限于)加速度計、致動器、陀螺儀(gyroscope)、壓力傳感器、光學傳感器、機械式開關、光學式開關等等。裸片110還可為其它種類的有源元件(如各式二極管、各式晶體管、各式光電元件、放大器等)或無源元件(如電阻、電容、電感等)。裸片110上具有至少一個導電襯墊111。至少一個導電襯墊111包括一層或多層表面處理層(圖中未展示)。表面處理層的材料可包括(但不限于)鎳金(NiAu)或鎳鈕金(NiPdAu)或其它合適材料。
[0018]參見圖1C。可將裸片110上的導電襯墊111與襯底100的導電襯墊104以導線(wire) 107連接起來。導線107的材料可為金、銀、鋁、銅、錫或其合金。
[0019]由于襯底100為微型化的裸片，因此其內部元件較為脆弱。使用導線結合(wirebonding)連接襯底100和裸片110時可能破壞其內部元件(例如(但不限于)跡線再分布層)。因此在連接襯底100和裸片110時必須使用裸片間導線結合(die-to-die wirebonding)技術。由于至少一個導電襯墊111和104包括表面處理層(圖中未展示)，且表面處理層包括(但不限于)鎳金或鎳鈀金，因此具有較好的緩沖效果。因此在使用導線107連接導電襯墊111和104時，不會損害到襯底100和裸片110的內部元件。
[0020]參見圖1D。可使用封裝材料(molding compound) 120囊封裸片110、導電襯墊111、導線107、導電襯墊104以及襯底100的第一表面101，以形成一半導體封裝結構la。封裝材料120可以是或可以包括(但不限于)例如酚醛清漆樹脂(novolac resin)、環氧樹脂(Epoxy resin)、娃酮樹脂(silicone resin)或其它合適材料。
[0021]參見圖1E。可利用薄化技術，例如(但不限于)蝕刻、研磨(grinding)或化學機械拋光(chemical mechanical polishing)等技術，利用所述封裝材料120作為載體，以從第二表面102對襯底100進行薄化，以暴露至少部分導通孔103。
[0022]可將圖1D所示的半導體封裝結構la倒置或旋轉180度，使襯底100的第二表面102朝上以進行薄化襯底100及/或后續步驟。在本發明的另一實施例中，還可直接對圖ID所示的半導體封裝結構la進行薄化襯底100及/或后續步驟。由于封裝材