半導體結構及其制造方法與流程

本發明的實施例涉及集成電路器件，更具體地，涉及半導體結構及其制造方法。

背景技術：

包括半導體器件的電子設備對于許多現代應用是至關重要的。半導體器件已經經歷了快速增長。材料和設計中的技術進步已經產生了多代半導體器件，其中，每一代都比上一代具有更小和更復雜的電路。在進步和創新的過程中，功能密度(即，每芯片面積的互連器件的數量)已經普遍增大，而幾何尺寸(即，可以使用制造工藝產生的最小組件)已經減小。這種進步已經增加了處理和制造半導體器件的復雜性。

微電子機械系統(MEMS)器件已經在最近得到發展并且也通常包括在電子設備中。MEMS器件是一種微型器件，其尺寸通常在從約小于1微米至幾毫米的范圍內。MEMS器件包括使用半導體材料制造以形成機械和電子部件。MEMS器件可以包括許多元件(例如，固定或可移動元件)以實現電子-機械功能。MEMS器件廣泛用于各種應用中。MEMS應用包括運動傳感器、壓力傳感器、打印機噴嘴等。其它的MEMS應用包括諸如用于測量線性加速度的加速度計和用于測量角速度的陀螺儀的慣性傳感器。此外，MEMS應用已經延伸到諸如可移動反射鏡的光學應用和諸如RF開關的射頻(RF)應用等。

隨著技術的發展，鑒于將小尺寸作為整體以及電路的功能和數量的增加，器件的設計變得更加復雜。該器件涉及許多復雜的步驟，并且增加了制造的復雜性。制造復雜性的增加可能會引起諸如高產量損失、翹曲、低信噪比(SNR)等的缺陷。因而，為了提高器件的性能以及減少制造成本和處理時間，電子設備中的器件的結構和制造方法需要持續的改進。

技術實現要素：

本發明的實施例提供了一種半導體結構，包括：第一器件，所述第一器件包括：板，包括多個孔；膜，與所述板相對設置并且包括多個波紋；和導電插塞，延伸穿過所述板和所述膜；以及第二器件，所述第二器件包括：襯底；和接合焊盤，設置在所述襯底上方，其中，所述導電插塞與所述接合焊盤接合以將所述第一器件和所述第二器件集成，并且所述板包括半導體構件和拉伸構件，并且所述半導體構件設置在所述拉伸構件內。

本發明的另一實施例提供了一種單片傳感器，包括：微電子機械系統(MEMS)器件，所述微電子機械系統(MEMS)器件包括：板，包括多個孔；膜，與所述板相對設置并且包括多個波紋；導電插塞，延伸穿過所述板和所述膜，以及第一腔，由所述板和所述導電插塞限定；互補金屬氧化物半導體(CMOS)器件，所述互補金屬氧化物半導體(CMOS)器件包括：襯底；層，設置在所述襯底上方并且包括金屬間連接；接合焊盤，由所述層包圍并且與所述導電插塞接合，以及第二腔，設置在所述第一腔上方并且穿過所述襯底和所述層，其中，所述板包括第一層、第二層和第三層，所述第一層設置在所述第二層和所述第三層之間，所述第一層包括半導體，所述第二層和所述第三層分別包括氮化物。

本發明的又一實施例提供了一種制造半導體結構的方法，包括：提供第一襯底；在所述第一襯底上方設置和圖案化板；在所述板上方設置第一犧牲氧化物層；在所述第一犧牲氧化物層的表面上方形成多個凹槽；在所述第一犧牲氧化物層上方設置和圖案化膜；設置第二犧牲氧化物層以包圍所述膜并且覆蓋所述第一犧牲氧化物層；以及形成穿過所述板或所述膜的多個導電插塞，其中，所述板包括半導體構件和拉伸構件，并且所述半導體構件設置在所述拉伸構件內。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是根據本發明的一些實施例的半導體結構的示意圖。

圖2是根據本發明的一些實施例的半導體結構的分解圖。

圖3A是根據本發明的一些實施例的半導體結構的截面圖。

圖3B是根據本發明的一些實施例的半導體結構的截面圖。

圖4A是根據本發明的一些實施例的單片傳感器的截面圖。

圖4B是根據本發明的一些實施例的單片傳感器的截面圖。

圖5是根據本發明的一些實施例的制造半導體結構的方法的流程圖。

圖5A是根據本發明的一些實施例的第一襯底的截面圖。

圖5B是根據本發明的一些實施例的具有氧化物層的第一襯底的截面圖。

圖5C是根據本發明的一些實施例的板的截面圖。

圖5D是根據本發明的一些實施例的圖案化的板的截面圖。

圖5E是根據本發明的一些實施例的設置在第一襯底上方的第一犧牲氧化物層的截面圖。

圖5F是根據本發明的一些實施例的設置在第一犧牲氧化物層上方的多個凹槽的截面圖。

圖5G是根據本發明的一些實施例的設置在第一犧牲氧化物層上方的膜的截面圖。

圖5H是根據本發明的一些實施例的設置在膜和第一犧牲氧化物層上方的第二犧牲氧化物層的截面圖。

圖5I是根據本發明的一些實施例的穿過第一犧牲氧化物層和第二犧牲氧化物層的多個通孔的截面圖。

圖5J是根據本發明的一些實施例的穿過第一犧牲氧化物層和第二犧牲氧化物層的多個導電插塞的截面圖。

圖5K是根據本發明的一些實施例的沒有第一襯底的半導體結構的截面圖。

圖5L是根據本發明的一些實施例的沒有第一襯底的一些部分的半導體結構的截面圖。

圖5M是根據本發明的一些實施例的設置在另一襯底上方的半導體結 構的截面圖。

圖5N是根據本發明的一些實施例的設置在另一襯底上方的半導體結構的截面圖。

圖5O是根據本發明的一些實施例的具有相對于板可移動的膜的半導體結構的截面圖。

圖5P是根據本發明的一些實施例的具有相對于板可移動的膜的半導體結構的截面圖。

圖6是根據本發明的一些實施例的制造半導體結構的方法的流程圖。

圖6A是根據本發明的一些實施例的第一襯底的截面圖。

圖6B是根據本發明的一些實施例的具有氧化物層的第一襯底的截面圖。

圖6C是根據本發明的一些實施例的板的截面圖。

圖6D是根據本發明的一些實施例的圖案化的板的截面圖。

圖6E是根據本發明的一些實施例的設置在第一襯底上方的第一犧牲氧化物層的截面圖。

圖6F是根據本發明的一些實施例的設置在第一犧牲氧化物層上方的多個凹槽的截面圖。

圖6G是根據本發明的一些實施例的設置在第一犧牲氧化物層上方的膜的截面圖。

圖6H是根據本發明的一些實施例的設置在膜和第一犧牲氧化物層上方的第二犧牲氧化物層的截面圖。

圖6I是根據本發明的一些實施例的穿過第一犧牲氧化物層和第二犧牲氧化物層的多個通孔的截面圖。

圖6J是根據本發明的一些實施例的穿過第一犧牲氧化物層和第二犧牲氧化物層的多個導電插塞的截面圖。

圖6K是根據本發明的一些實施例的第二器件的截面圖。

圖6L是根據本發明的一些實施例的部分地去除的層的截面圖。

圖6M是根據本發明的一些實施例的設置在第二器件上方的保護層的截面圖。

圖6N是根據本發明的一些實施例的設置在保護層上方的附加氧化物層的截面圖。

圖6O是根據本發明的一些實施例的由保護層和附加氧化物層暴露的多個接合焊盤的截面圖。

圖6P是根據本發明的一些實施例的第一器件與第二器件接合的截面圖。

圖6Q是根據本發明的一些實施例的具有減薄的第一襯底的半導體結構的截面圖。

圖6R是根據本發明的一些實施例的具有第一襯底的一些部分的半導體結構的截面圖。

圖6S是根據本發明的一些實施例的具有相對于板可移動的膜的半導體結構的截面圖。

圖6T是根據本發明的一些實施例的具有相對于板可移動的膜的半導體結構的截面圖。

具體實施方式

以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實施例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其它方式定向(旋轉90度或在其它方位上)，而本文使用的空間 相對描述可以同樣地作出相應的解釋。

麥克風是電子設備。麥克風是將諸如聲壓或聲波的空氣壓力的變化轉化為電信號的聲傳感器。麥克風可以包括MEMS器件。MEMS器件包括允許聲壓穿過的固定板和設置在板之上并且響應聲壓的可移動膜。膜的運動或振動使膜和板之間的電容量產生變化。該變化量將在之后轉換成相應的電信號。由于板和膜的厚度小，因此在板和膜之間存在表面張力或所謂的“靜摩擦力”。膜很容易通過靜摩擦力粘連至板，這會引起噪聲或總諧波失真，降低SNR或甚至引起膜的故障，并且從而降低膜的靈敏度。麥克風的性能也會受到影響。

而且，在制造MEMS器件時，該膜最初懸浮在犧牲氧化物層中并且之后通過部分地去除犧牲氧化物層而被釋放以變得相對于板可移動。在制造期間，膜上的拉伸應力將由犧牲氧化物層擴展開。這樣，殘余的拉伸應力將引起膜的不期望的偏轉并且從而降低膜的靈敏度。

此外，麥克風也可以包括諸如互補金屬氧化物半導體(CMOS)器件的有源器件。有源器件可以通過合適的操作(諸如引線接合)與MEMS器件集成。然而，集成會引起寄生電容并且導致麥克風的噪聲高、SNR低和性能差。

在本發明中，公開了具有改進的半導體結構的麥克風。半導體結構包括MEMS器件。MEMS器件包括板和膜。板是固定的，而膜響應于聲壓(諸如撞擊在膜上的聲波)相對于板可移動。MEMS器件的板包括半導體構件和拉伸構件。半導體構件夾在拉伸構件之間以具有足夠的剛性抵抗制造期間擴展開的殘余應力和撞擊在半導體構件上的聲壓。因而，板將不會產生不期望的彎曲，并且在制造或使用期間可以保持板的直線度。因而，減小了噪音，增加了SNR。提高了麥克風的性能。

此外，在形成板和膜期間，板和膜由處理襯底(諸如硅襯底)支撐。處理襯底的厚度大于板和膜的厚度。在形成板和膜之后，將削薄和部分地去除處理襯底，并且處理襯底與諸如CMOS襯底的另一襯底接合。因此，減小了器件的整體厚度。也減小了麥克風的形狀因數。

圖1是根據本發明的一些實施例的半導體結構100的示意性立體圖。 半導體結構100包括板101、膜102和導電插塞103。圖2是半導體結構100的分解圖，該圖示出了板101和膜102。圖3A是半導體結構100的一個實施例的示意性截面圖，并且圖3B是半導體結構100的另一實施例的示意性截面圖。

在一些實施例中，半導體結構100配置為感測諸如聲波的聲壓。在一些實施例中，半導體結構100是麥克風的一部分。由半導體結構100接收聲壓并且之后將聲壓轉換成電信號。在一些實施例中，半導體結構100是包括電子-機械元件的MEMS器件。在一些實施例中，半導體結構100是小型化的并且具有小的形狀因數。在一些實施例中，半導體結構100的厚度約小于100μm。在一些實施例中，半導體結構100的厚度小于約2μm。在一些實施例中，半導體結構100設置在另一襯底上方并且與該另一襯底接合。在一些實施例中，半導體結構100包括設置在半導體結構100上方的防粘連涂層。

在一些實施例中，半導體結構100包括板101、膜102和導電插塞103。在一些實施例中，板101是固定元件并且用作半導體結構100的底板。板101不能通過由半導體結構100接收的聲壓而移動。在一些實施例中，板101是允許聲壓穿過的剛性多孔元件。在一些實施例中，板101的厚度為約1μm至約20μm。在一些實施例中，板101的厚度為約0.3μm至約20μm。

在一些實施例中，板101的厚度小，但具有足夠的剛性以抵抗制造時擴展開的殘余應力和撞擊在板101上的聲壓。在一些實施例中，板101具有剛性，從而使得當聲壓由半導體結構100接收并且穿過板101時，板101不會彎曲。在一些實施例中，板101不會由于與板101相對設置的膜102引起的靜摩擦力而彎曲。保持了板101的直線度。

在一些實施例中，板101由合適的摻雜劑摻雜以包括多個摻雜區域。在一些實施例中，板101由諸如硼的p-型摻雜劑或諸如磷的n-型摻雜劑摻雜。在一些實施例中，板101使用相同類型的摻雜劑以防止p-n結并且具有更好的導電性。

在一些實施例中，防粘連涂層是可以防止或減小板101和膜102之間 的靜摩擦力的自組裝單層(SAM)涂層。在一些實施例中，板101是圓形、矩形、四邊形、三角形、六邊形或任何其它合適的形狀。

在一些實施例中，板101包括半導體構件101b和拉伸構件101c。在一些實施例中，半導體構件101b設置在拉伸構件101c內。在一些實施例中，半導體構件101b由半導體構件101c圍繞或包封。

在一些實施例中，拉伸構件101c包括兩層，以及半導體構件101b設置在兩層拉伸構件101c之間。半導體構件101b由兩層拉伸構件101c圍繞或夾在兩層拉伸構件101c之間以形成應力平衡板。在一些實施例中，板101包括多層，并且至少一層是半導體構件101b，和至少兩層是圍繞或夾著半導體構件101b的拉伸構件101c。在一些實施例中，板101包括第一層、第二層和第三層。第一層是半導體構件101b，以及第二層和第三層是圍繞或夾著第一層的拉伸構件101c。在一些實施例中，第一層的厚度為約0.1μm至約10μm。在一些實施例中，第二層或第三層的厚度為約0.05μm至約5μm。

在一些實施例中，半導體構件101b包括多晶硅(例如，具有約0～50MPa的拉伸應力)、硅或任何其它合適的半導體材料。在一些實施例中，拉伸構件101c包括氮化物、氮化硅(例如，具有約50～400MPa的拉伸應力)、鋁(例如，具有20～100MPa的拉伸應力)、氮化鈦(例如，具有約100～200MPa的拉伸應力)或任何其它合適的材料。

在一些實施例中，拉伸構件101c配置為最小化板101的變形。板包括半導體構件101b和拉伸構件101c，板將具有足夠的剛性以抵抗制造期間擴展開的殘余應力和撞擊在板上的聲壓。因此，在制造或使用期間，板101不會產生不期望的彎曲，并且可以保持板的直線度。板101雖薄，但具有剛性以抵抗制造時的殘余應力和撞擊在板101上的聲壓。板101具有剛性，從而使得當聲壓由半導體結構100接收并且穿過板101時，板101將不會彎曲。在一些實施例中，板101不會由于與板101相對設置的膜102產生的靜摩擦力而彎曲。保持了板101的直線度。在一些實施例中，固定板101可以放置在膜102的底部。在一些實施例中，固定板101可以放置在膜102的兩側(例如，頂部和底部)。

在一些實施例中，板101包括多個孔101a。每個孔101a都穿過板101。在一些實施例中，孔101a配置為用于由半導體結構100接收的聲壓穿過。孔101a可以減輕由聲壓引起的板101上的應力，從而使得板101不會由于聲壓而彎曲。此外，孔101a配置為防止膜102由于聲壓以及板101和膜102之間的靜摩擦力而與板101粘連。

在一些實施例中，孔101a以規則或不規則的陣列布置在板101上方。在一些實施例中，孔101a布置為任何合適的圖案。在一些實施例中，孔101a是圓形、四邊形、橢圓形、三角形、六邊形或任何其它合適的形狀。在一些實施例中，孔101a的寬度為約0.5μm至約5μm。在一些實施例中，相鄰的孔101a之間的間距為約1μm至約100μm。在一些實施例中，孔101a的總數量、相鄰的孔101a之間的間距或每個孔101a的寬度都是預先確定和設計的，從而使得板101不會由于接收的聲壓以及板101和膜102之間的靜摩擦力而彎曲，并且可以保持板101的直線度。

在一些實施例中，膜102設置為與板101相對。在一些實施例中，膜102設置在板101下方。在一些實施例中，膜102設置為遠離板101一定距離，該距離為約0.5μm至約5μm，或約0.3μm至約5μm。在一些實施例中，膜102是圓形、矩形、四邊形、三角形、六邊形或任何其它合適的形狀。在一些實施例中，膜102包括多晶硅。在一些實施例中，膜102有導電性和電容性。在一些實施例中，膜102供應有預定的電荷。在一些實施例中，膜102包括設置在膜102上方的防粘連涂層以阻止或減小板101和膜102之間的靜摩擦力。在一些實施例中，防粘連涂層是SAM涂層。在一些實施例中，膜102的厚度為約0.1μm至約0.5μm。

在一些實施例中，膜102是可移動的或可振動的元件。膜可相對于板101移位并且用作隔膜。在一些實施例中，膜102在腔104內可相對于板101移位。在一些實施例中，膜102配置為感測半導體結構100接收的聲壓。膜102對聲壓敏感。當聲壓撞擊于膜102上時，對應于撞擊在膜102上的聲壓，膜102將相對于板101移位或振動。在一些實施例中，膜102的移位的幅度和/或頻率對應于撞擊在膜102上的聲壓的音量和/或音高。

在一些實施例中，膜102相對于板101的移位將引起膜102和板101 之間的電容變化。之后，電容變化將通過與板101和膜102連接的電路轉換成電信號。在一些實施例中，撞擊在膜102上的聲壓轉變成代表撞擊在膜102上的聲壓的電信號。在一些實施例中，產生的電信號將被傳送到另一個器件、另一個襯底或另一個電路用于進一步處理。

在一些實施例中，膜102包括多個波紋102a。波紋102a布置在膜102上方。在一些實施例中，波紋102a面向板101的孔101a并且與板101的孔101a相對。在一些實施例中，波紋102a基本上與板101的孔101a對準或不對準。在一些實施例中，波紋102a從膜102的表面凸出或凹進。在一些實施例中，波紋102a是橫跨板101的表面延伸的槽。在一些實施例中，波紋102a是板101表面的突出部分或凹進部分。在一些實施例中，波紋102a是板101上的凸塊。

在一些實施例中，波紋102a配置為減輕膜102上方的不期望的應力。在一些實施例中，波紋102a防止膜102由于板101和膜102之間的靜摩擦力而與板101粘連。在一些實施例中，波紋102a防止膜102的不期望的偏轉。在膜102接收聲壓和由于聲壓而彎曲后，波紋102a可以促進膜102返回它的初始直線配置。當膜102由于聲壓而移位時，膜102將產生彎曲。在接收聲壓之后，期望膜102將會返回初始直線配置。

在一些實施例中，波紋102a是封閉的環、四邊形環、環形、橢圓形或任何其它合適的結構。在一些實施例中，波紋102a的寬度為約0.1μm至約10μm。在一些實施例中，相鄰的波紋102a之間的間距為約1μm至約200μm。在一些實施例中，在膜102上設置有許多波紋102a。例如，如圖2所示，存在兩個環形的波紋102a。

在一些實施例中，波紋102a的形狀、寬度、間距或者數量都是預先確定和設計的，從而使得膜102不會產生不期望的彎曲。在一些實施例中，選擇波紋102a的形狀、寬度或數量以優化膜102的直線度和靈敏度。膜102可以準確和迅速地感測聲壓，并且在感測聲壓之后，可以回到初始直線配置。

在一些實施例中，膜102包括膜102上方的多個孔洞102b。在一些實施例中，孔洞102b配置為減輕膜102上方的不期望的應力。在一些實施例 中，孔洞102b可以防止或減小膜102由于板101和膜102之間的靜摩擦力而與板101粘連。在一些實施例中，孔洞102b基本上與孔101a對準或不對準。在一些實施例中，孔洞102b的總數量選擇為使得膜102不會產生不期望的彎曲。在一些實施例中，孔洞102b的總數量少于板101上方的孔101a的總數量。在一些實施例中，選擇孔洞102b的總數量以優化膜102的直線度和靈敏度。膜102可以準確和迅速地感測聲壓，并且在感測聲壓之后可以回到初始直線配置。同樣，膜102可以防止由于靜摩擦力而與板101粘連。

在一些實施例中，導電插塞103從板101延伸。在一些實施例中，導電插塞103從板101延伸并且穿過膜102。在一些實施例中，導電插塞103支撐板101和/或膜102。在一些實施例中，導電插塞103電連接具有電路的板101和/或膜102。在一些實施例中，導電插塞103包括多晶硅。在一些實施例中，導電插塞103的從板101的高度為約5μm至約20μm。在一些實施例中，導電插塞103的從膜102的高度為約2μm至約20μm。在一些實施例中，導電插塞103和板101限定腔104，從而使得膜102可在腔104內移位或振動。

在一些實施例中，導電插塞103包括設置在導電插塞103上方的站立焊盤103a。在一些實施例中，站立焊盤103a是導電插塞103的凸出部分，并且配置為促進導電插塞103與另一襯底或外部電路的接合，從而使得半導體結構100與另一襯底或外部電路接合和電連接。在一些實施例中，站立焊盤103a包括多晶硅。在一些實施例中，站立焊盤103a的高度為約1μm至約20μm。

在一些實施例中，導電插塞103包括設置在導電插塞103上方的半導體材料103b。在一些實施例中，半導體材料103b包括鍺、金、錫、硅、錫、銅、錫銅合金(SnCu)或其它合適的材料。在一些實施例中，半導體材料103b設置在站立焊盤103a上方。半導體材料103b配置為促進導電插塞103與另一襯底上的接合焊盤的接合。

在如圖3A所示的一些實施例中，半導體結構100包括設置在導電插塞103周圍和膜102的外圍部分周圍的氧化物105。在一些實施例中，氧化物 105包圍膜102。在一些實施例中，導電插塞103、站立焊盤103a和板101保護和包圍氧化物105。在一些實施例中，氧化物105包圍膜102的外圍。在一些實施例中，氧化物105配置為包圍膜102的外圍的保護環。在一些實施例中，氧化物105使板101、膜102和導電插塞103彼此隔離。在一些實施例中，氧化物105對板101和/或膜102提供支撐。

在如圖3B所示的一些實施例中，氧化物105設置在板101的外圍部分上方。在一些實施例中，氧化物105包圍板101。在一些實施例中，氧化物105設置在板101和器件襯底106之間。在一些實施例中，器件襯底106設置在板101的外圍部分上方或鄰近板101的外圍部分。板101設置在器件襯底106和膜102之間。在一些實施例中，設置在器件結構106和板101之間的氧化物105的厚度為約1μm至約20μm。

圖4A是根據本發明的一些實施例的單片傳感器300的一個實施例的截面圖。圖4B是根據本發明的一些實施例的單片傳感器300的另一個實施例的截面圖。在一些實施例中，單片傳感器300配置為感測聲壓。在一些實施例中，單片傳感器300包括與另一個器件集成的器件。在一些實施例中，單片傳感器300包括在麥克風中。

在一些實施例中，單片傳感器300包括第一器件100和第二器件200。在一些實施例中，第一器件100是以上描述的半導體結構100。在一些實施例中，第一器件100是MEMS器件。在一些實施例中，第一器件100包括板101、膜102、導電插塞103、第一腔104和氧化物105，第一器件100具有與以上描述的和/或如圖1、圖2、圖3A和圖3B示出的類似的配置。

在一些實施例中，板101包括半導體構件101b和拉伸構件101c。在一些實施例中，半導體構件101b設置在拉伸構件101c內。在一些實施例中，半導體構件101b配置在拉伸構件101c中。在一些實施例中，半導體構件101b由拉伸構件101c包圍或包封。

在一些實施例中，板101包括第一層、第二層和第三層。在一些實施例中，第一層設置在第二層和第三層之間。在一些實施例中，第一層包括諸如多晶硅、硅等的半導體或半導體材料。在一些實施例中，第二層和第三層分別包括諸如氮化硅等的氮化物或介電材料。在一些實施例中，第一 層是半導體構件101b，以及第二層和第三層是包圍或夾著第一層的拉伸構件101c。在一些實施例中，板101包括多層，并且至少一層是半導體構件101b，和至少兩層是包圍或夾著半導體構件101b的拉伸構件101c。

在一些實施例中，第二器件200是有源器件。在一些實施例中，第二器件是CMOS器件。在一些實施例中，第二器件200包括襯底201和接合焊盤202。在一些實施例中，襯底201是CMOS襯底。在一些實施例中，襯底201包括CMOS組件和電路。在一些實施例中，接合焊盤202設置在襯底201上方。在一些實施例中，接合焊盤202配置為接收外部互連結構以使襯底201的電路可以與另一襯底或另一器件電連接。在一些實施例中，接合焊盤202包括鋁、銅、錫或金。

在一些實施例中，第二器件200包括設置在襯底201上方的層203。在一些實施例中，層203包括CMOS器件和金屬間連接(電路)。在一些實施例中，層203包括諸如介電材料、氧化硅、氮化硅等的鈍化。在一些實施例中，層203包圍接合焊盤202。接合焊盤202從層203部分地暴露。在一些實施例中，接合焊盤202從層203的頂面凹進。在一些實施例中，層203設置為遠離第一器件100的膜102一定距離，該距離為約1μm至約10μm，或約0.3μm至約10μm，或約0.3μm至約5μm。

在一些實施例中，第一器件100與第二器件200集成。在一些實施例中，將第一器件100翻轉并且接合至第二器件200上方。具有朝上的板101以及朝下的導電插塞103的第一器件100與第二器件200集成。在一些實施例中，第一器件的導電插塞103與第二器件200的接合焊盤202接合以使第一器件100與第二器件200集成。在一些實施例中，第一器件100的站立焊盤103a或站立焊盤103a上的半導體材料103b設置在第二器件200的接合焊盤202上方并且與第二器件200的接合焊盤202接合。在一些實施例中，在第一器件100和第二器件200接合和集成之后，單片傳感器300的高度為約200μm至約500μm。

在一些實施例中，第二器件200包括設置為與朝向第一器件100的層203的頂面共形的保護層205。在一些實施例中，保護層205配置為保護層203或設置在第二襯底201上方的其它組件不被蝕刻掉。在一些實施例中， 保護層205配置為防止層203或設置在第二襯底201上方的其它組件受到氟化氫(HF)酸性蒸汽的攻擊。在一些實施例中，保護層205包括氧化鋁(Al₂O₃)。在一些實施例中，接合焊盤202從保護層205暴露。

在一些實施例中，第二器件200包括第二腔204，第二腔204設置在第一器件100的第一腔104上方并且穿過襯底201和層203。在一些實施例中，第二腔204與第一腔104連接。在一些實施例中，第二腔204與膜102的波紋102a和/或板101的孔101a對準。在一些實施例中，第二腔204具有由保護層205覆蓋的側壁204a。在一些實施例中，側壁204a是層203的頂面的傾斜部分。

在一些實施例中，第二腔204配置為接收聲壓。聲壓可以通過和穿過第二腔204而撞擊在膜102上。當聲壓撞擊在膜102上時，膜102會在第一腔104內移位或振動。膜102的移位改變板101和膜102之間的電容，因而生成電信號。在一些實施例中，電容變化通過導電插塞103和接合焊盤202傳送至CMOS器件200，并且之后CMOS器件200生成電信號。從第二腔204進入并且撞擊在膜102上的聲壓引起的膜102的移位通過CMOS器件200轉換成電信號。在一些實施例中，在感測聲壓之后，聲壓可以穿過孔101a和孔洞102b而減輕聲壓。

在本發明中，也公開了制造半導體結構的方法。在一些實施例中，半導體結構通過方法500形成。方法500包括許多操作和描述，并且說明不旨在限制操作順序。

圖5是制造半導體結構的方法500的實施例。方法500包括許多操作(501、502、503、504、505、506、507、508和509)。

在操作501中，接收或提供如圖5A和圖5B所示的第一襯底106。在一些實施例中，第一襯底106是處理襯底或處理晶圓。在一些實施例中，第一襯底106包括硅。在一些實施例中，第一襯底106有利于其上的MEMS器件的形成。在一些實施例中，第一襯底106是硅襯底。在一些實施例中，第一襯底的厚度為約400μm至約1000μm。

在一些實施例中，如圖5B所示，氧化物層107設置在第一襯底106上方。在一些實施例中，氧化物層107包括氧化硅或任何其它合適的材料。 在一些實施例中，氧化物層107的厚度為約1μm至約5μm。

在操作502中，如圖5C和圖5D所示，板101設置在第一襯底106上方并且被圖案化。在一些實施例中，板101設置在氧化物層107上方。在一些實施例中，板101的厚度為約0.3μm至約20μm。在一些實施例中，板101通過原位摻雜、注入或熱擴散摻雜諸如p-型摻雜劑或n-型摻雜劑的合適的摻雜劑。在一些實施例中，板101使用相同類型的摻雜劑以防止p-n結并且具有更好的導電性。

在一些實施例中，板101包括半導體構件101b和拉伸構件101c。在一些實施例中，半導體構件101b由拉伸構件101c包圍或包封。在一些實施例中，半導體構件101b包括多晶硅、硅或任何其它合適的半導體材料。在一些實施例中，拉伸構件101c包括氮化物、氮化硅或任何其它合適的介電材料。

在一些實施例中，拉伸構件101c包括兩層，并且半導體構件101b設置在兩層拉伸構件101c之間。拉伸構件101c的兩層包圍或夾著半導體構件101b。在一些實施例中，板101包括多層，并且至少一層是半導體構件101b，和至少兩層是包圍或夾著半導體構件101b的拉伸構件101c。在一些實施例中，板101包括第一層、第二層和第三層。第一層是半導體構件101b，以及第二層和第三層是包圍或夾著第一層的拉伸構件101c。在一些實施例中，第二層(拉伸構件101c)設置在氧化物層107或第一襯底106上方，以及之后第一層(半導體構件101b)設置在第二層上方，以及之后第三層(拉伸構件101c)設置在第一層上方。

在如圖5D所示的一些實施例中，圖案化板101。在一些實施例中，圖案化板101以在板101上方形成多個孔101a。在一些實施例中，孔101a穿過板101以暴露一些氧化物層107。在一些實施例中，通過光刻或蝕刻操作去除板101的一些部分以形成孔101a。

在操作503中，如圖5E所示，第一犧牲氧化物層105a設置在板101上方。在一些實施例中，第一犧牲氧化物層105a通過任何合適的沉積技術(諸如化學汽相沉積(CVD)等)設置。在一些實施例中，第一犧牲氧化物層105a包括諸如氧化硅的介電材料。在一些實施例中，第一犧牲氧化物 層105a的厚度為約0.3μm至約5μm。

在操作504中，如圖5F所示，在第一犧牲氧化物層105a的表面上方形成多個凹槽105c。在一些實施例中，凹槽105c從第一犧牲氧化物層105a的表面縮進。在一些實施例中，從表面去除第一犧牲氧化物層105a的一些部分以形成凹槽105c。在一些實施例中，通過光刻及濕或干蝕刻操作形成凹槽105c。

在操作505中，如圖5G所示，膜102在第一犧牲氧化物層105a上方設置并且之后圖案化。在一些實施例中，膜102通過任何合適的沉積操作設置在第一犧牲氧化物層105a上方。在一些實施例中，膜102包括多晶硅。在一些實施例中，膜102摻雜任何合適的摻雜劑。在一些實施例中，膜102的厚度為約0.1μm至約5μm。

在一些實施例中，在沉積操作之后，通過光刻和蝕刻操作圖案化膜102，從而在膜102上方形成多個波紋102a和多個孔洞102b。在一些實施例中，去除膜102的一些部分以形成孔洞102b。孔洞102b暴露部分第一犧牲氧化物層105a。

在操作506中，如圖5H所示，第二犧牲氧化物層105b設置在部分第一犧牲氧化物層105a(通過孔洞102b暴露)上方并且包圍膜102。在一些實施例中，第二犧牲氧化物層105b覆蓋第一犧牲氧化物層105a。在一些實施例中，第二犧牲氧化物層105b通過任何合適的沉積操作設置在膜102和第一犧牲氧化物層105a上方。在一些實施例中，第二犧牲氧化物層105b包括與第一犧牲氧化物層105a相同或不同的材料。在一些實施例中，第二犧牲氧化物層105b包括諸如氧化硅的介電材料。在一些實施例中，第二犧牲氧化物層105b的厚度為約0.3μm至約5μm。在一些實施例中，將第二犧牲氧化物層105b平坦化至與沉積時相比的減小的高度。在一些實施例中，第二犧牲氧化物層105b通過化學機械拋光(CMP)操作拋光。

在操作507中，如圖5I和圖5J所示，形成多個導電插塞103。在一些實施例中，如圖5I所示，形成穿過第一犧牲氧化物層105a或第二犧牲氧化物層105b的多個通孔105d。在一些實施例中，通孔105d通過任何合適的操作(諸如光刻和蝕刻)形成。在一些實施例中，去除一些第一犧牲氧 化物層105a或第二犧牲氧化物層105b并且停止在板101處以形成通孔105d。

在一些實施例中，如圖5J所示，通孔105d由諸如多晶硅的半導體材料沉積和填充，以形成多個導電插塞103。在一些實施例中，導電插塞103穿過第一犧牲氧化物層105a或第二犧牲氧化物層105b。在一些實施例中，導電插塞103從板101延伸穿過膜102。在一些實施例中，導電插塞103從膜102延伸或延伸穿過膜102。在一些實施例中，通孔105d可以是溝槽。

在一些實施例中，通過去除第一犧牲氧化物層105a或第二犧牲氧化物層105b的一些部分并且之后設置多晶硅來形成導電插塞103。在一些實施例中，通過光刻和蝕刻操作去除第一犧牲氧化物層105a或第二犧牲氧化物層105b的一些部分。在一些實施例中，通過任何合適的沉積操作設置多晶硅。導電插塞103包括多晶硅。在一些實施例中，導電插塞的高度為約1μm至約50μm。在形成導電插塞103之后，通過任何合適的拋光操作(諸如CMP操作)平坦化導電插塞103。在一些實施例中，溝槽105d可以由多晶硅填充。

在一些實施例中，多個站立焊盤103a分別形成在導電插塞103上方。在一些實施例中，附加多晶硅設置在第二犧牲氧化物層105b和導電插塞103上方，并且之后，通過光刻和蝕刻操作去除附加多晶硅的一些部分以形成站立焊盤103a。在一些實施例中，站立焊盤103a的高度為約1μm至約20μm。

在一些實施例中，多個半導體材料103b分別設置在站立焊盤103a上方。在一些實施例中，諸如鍺的半導體材料103b設置在站立焊盤103a上方。在一些實施例中，半導體材料103b通過任何合適的操作(諸如噴射、光刻和蝕刻操作)設置。

在操作508中，如圖5K、圖5L、圖5M和圖5N所示，削薄或去除第一襯底106。在如圖5K所示的一些實施例中，通過任何合適的操作(諸如研磨、蝕刻等)去除第一襯底106。在一些實施例中，通過濕蝕刻或干蝕刻去除第一襯底106。在一些實施例中，研磨或蝕刻第一襯底106直至到達板101。

在如圖5L所示的一些實施例中，去除第一襯底106的一些部分以減小第一襯底106的厚度。在一些實施例中，多次研磨第一襯底106以減薄它的厚度。在一些實施例中，多次蝕刻第一襯底106。在一些實施例中，去除第一襯底106的一些部分以暴露一些氧化物層107。在一些實施例中，在研磨或蝕刻操作之前翻轉第一襯底106。

在一些實施例中，如圖5M和圖5N所示，在第一襯底106和另一襯底接合之后，實施操作508。在一些實施例中，在導電插塞103和另一襯底接合之后，實施操作508。第一襯底106由另一襯底支撐，并且之后執行操作508以及削薄或去除第一襯底106。

在操作509中，如圖5O和5P所示，去除第一犧牲氧化物層105a、第二犧牲氧化物層105b和氧化物層107的一些部分或全部。在一些實施例中，通過諸如干或濕蝕刻的蝕刻操作去除第一犧牲氧化物層105a、第二犧牲氧化物層105b和氧化物層107。在一些實施例中，在去除第一犧牲氧化物層105a和第二犧牲氧化物層105b之后形成第一腔104。在一些實施例中，第一腔104與膜102的波紋102a或板101的孔101a對準。

在一些實施例中，去除第一犧牲氧化物層105a的一些部分和第二犧牲氧化物層105b的一些部分，從而保留第一犧牲氧化物層105a和第二犧牲氧化物層105b的一些部分。第一犧牲氧化物層105a和第二犧牲氧化物層105b的那些剩余部分包圍導電插塞103。在一些實施例中，去除氧化物層107的一些部分，同時保留一些部分。氧化物層107的剩余部分設置在第一襯底106和板101之間。在一些實施例中，剩余的第一犧牲氧化物層105a，剩余的第二犧牲氧化物層105b和剩余的氧化物層107用作氧化物105以包圍板101和膜102。

在一些實施例中，形成半導體結構100。半導體結構100具有與圖1、圖2、圖3A和圖3B的任何一個中類似的配置。在去除第一犧牲氧化物層105a和第二犧牲氧化物層105b之后，膜102可相對于板101移位。在一些實施例中，膜102配置為感測聲壓。當膜102由于聲壓移位時，膜102相對于板101的移位轉換成對應于移位的幅度和頻率的電信號。

圖6是制造單片傳感器的方法600的實施例。方法600包括許多操作 (601、602、603、604、605、606、607、608、609、610、611、612和613)。

在操作601中，接收或提供如圖6A和圖6B所示的第一襯底106。操作601類似于圖5A和圖5B中的操作501。在操作602中，如圖6C和圖6D所示，設置和圖案化板101。操作602類似于圖5C和圖5D中的操作502。在操作603中，如圖6E所示，設置第一犧牲氧化物層105a。操作603類似于圖5E中的操作503。在操作604中，如圖6F所示，形成多個凹槽105c。操作604類似于圖5F中的操作504。在操作605中，如圖6G所示，設置和圖案化膜102。操作605類似于圖5G中的操作505。在操作606中，如圖6H所示，設置第二犧牲層105b。操作606類似于圖5H中的操作506。在操作607中，如圖6I和圖6J所示，形成多個導電插塞103。操作607類似于圖5I和圖5J中的操作507。在一些實施例中，多個站立焊盤103a和半導體材料103b設置在導電插塞103上方。

在操作608中，如圖6K所示，提供或接收第二襯底201。在一些實施例中，第二襯底201包括諸如CMOS器件的多個有源器件。在一些實施例中，第二襯底201是CMOS襯底。在一些實施例中，第二襯底201包括設置在第二襯底201上方的層203和設置在層203上方的接合焊盤202。在一些實施例中，層203包括CMOS器件和金屬間連接(電路)。在一些實施例中，接合焊盤202由層203包圍。在一些實施例中，接合焊盤202的頂面從層203暴露。在一些實施例中，接合焊盤202配置為接收外部互連結構以使第二襯底201中的電路與另一襯底電連接。

在操作609中，如圖6L所示，去除層203的一些部分。在一些實施例中，通過任何合適的操作(諸如光刻和蝕刻)去除層203的一些部分。

在操作610中，如圖6M所示，保護層205設置在層203、接合焊盤202和第二襯底201上方。在一些實施例中，保護層205配置為防止第二襯底201、層203、接合焊盤202或設置在第二襯底201上方的其它組件被蝕刻或去除。在一些實施例中，保護層205是蝕刻停止層以防止第二襯底201和設置在第二襯底201上方的組件受到氟化氫酸性蒸汽的攻擊。

在一些實施例中，如圖6N所示，附加氧化物層206設置在保護層205上方。在一些實施例中，如圖6O所示，去除設置在接合焊盤202上的保護 層205和附加氧化物層206。接合焊盤202從層203、保護層205和附加氧化物層206暴露。

在操作611中，如圖6P所示，導電插塞103與接合焊盤202接合。在一些實施例中，翻轉第一襯底106，并且之后將導電插塞103與接合焊盤202接合。第一襯底106通過導電插塞103和接合焊盤202與第二襯底201接合，從而使得第一襯底106、板101、膜102和第二襯底201電連接。在一些實施例中，站立焊盤103a或半導體材料103b與接合焊盤202接合。

在操作612中，如圖6Q和圖6R所示，削薄第一襯底106和第二襯底201。在如圖6Q所示的一些實施例中，削薄第一襯底106和第二襯底201的厚度。在一些實施例中，通過研磨操作削薄第一襯底106和第二襯底201。在如圖6R所示的一些實施例中，全部或部分地去除第一襯底106。在一些實施例中，通過研磨或蝕刻操作去除第一襯底106的一些部分或全部。在一些實施例中，通過干或濕蝕刻削薄或去除第一襯底106。在一些實施例中，第一襯底106的干或濕蝕刻停止在氧化物層107處。在一些實施例中，第二襯底201的厚度從約800μm削薄至約100μm。

在操作613中，如圖6S和圖6T所示，去除第一犧牲氧化物層105a、第二犧牲氧化物層105b、氧化物層107和第二襯底201的一些部分或全部。在一些實施例中，通過去除第一犧牲氧化物層105a和第二犧牲氧化物層105b形成第一腔104。在一些實施例中，通過去除第二襯底201的一些部分、保護層205的一些部分和附加氧化物層206形成第二腔204。在一些實施例中，第二腔204穿過第二襯底201和層203。在一些實施例中，第二腔204與第一腔104對準。

在一些實施例中，保留第一犧牲氧化物層105a、第二犧牲氧化物層105b和氧化物層107的一些部分。剩余的第一犧牲氧化物層105a、剩余的第二犧牲氧化物層105b和剩余的氧化物層107用作氧化物105以包圍板101和膜102的外圍部分。

在一些實施例中，形成了單片傳感器300。單片傳感器300包括半導體結構100和半導體結構200。半導體結構100和半導體結構200具有與圖4A和圖4B類似的配置。在一些實施例中，板101、膜102、導電插塞 103、氧化物105、第二襯底201、接合焊盤202、層203和保護層205具有與圖4A和圖4B類似的配置。

在去除第一犧牲氧化物層105a和第二犧牲氧化物層105b之后，膜102可相對于板101移位。在一些實施例中，膜102配置為感測聲壓。當膜102由于聲壓移位時，膜102相對于板101的移位轉換成對應于移位的幅度和頻率的電信號。由第二襯底201上方的有源器件和電路產生電信號。

在本發明中，公開了改進的半導體結構。該半導體結構包括板和膜。在一些實施例中，該半導體結構包括多個板。在一些實施例中，該板包括半導體構件和拉伸構件。半導體構件夾在拉伸構件之間以具有足夠的剛性抵抗制造期間擴展開的殘余應力和撞擊在半導體構件上的聲壓。因此，在制造或使用期間板不會產生不期望的彎曲，并且可以保持板的直線度。因此，減小了噪音，增大了SNR。提高了麥克風的性能。

在一些實施例中，半導體結構包括第一器件和第二器件。第一器件包括具有多個孔的板、與板相對設置并且包括多個波紋的膜以及延伸穿過板和膜的導電插塞。第二器件包括襯底和設置在襯底上方的接合焊盤，其中，導電插塞與接合焊盤接合以將第一器件和第二器件集成，以及板包括半導體構件和拉伸構件，并且半導體構件設置在拉伸構件內。

在一些實施例中，半導體構件包括多晶硅，或拉伸構件包括氮化硅。在一些實施例中，拉伸構件包括夾著半導體構件的至少兩層。在一些實施例中，拉伸構件配置為最小化板的變形。在一些實施例中，膜對聲壓敏感并且可相對于板在由板和導電插塞限定的腔內移位。

在一些實施例中，單片傳感器包括微電子機械系統(MEMS)器件和互補金屬氧化物半導體(CMOS)器件。MEMS器件包括具有多個孔的板、與板相對設置并且包括多個波紋的膜、延伸穿過板和膜的導電插塞以及由板和導電插塞限定的第一腔。CMOS器件包括襯底、設置在襯底上方并且包括金屬間連接的層、由層包圍并且與導電插塞接合的接合焊盤以及設置在第一腔上方并且穿過襯底和層的第二腔，其中，板包括第一層、第二層和第三層，第一層設置在第二層和第三層之間，第一層包括半導體，第二層和第三層分別包括氮化物。

在一些實施例中，半導體是多晶硅，或氮化物是氮化硅。在一些實施例中，板是固定的，以及膜在第一腔內相對于板可移動。在一些實施例中，MEMS器件包括設置在膜的外圍部分周圍的氧化物。在一些實施例中，MEMS器件包括鄰近板的外圍部分設置的襯底。在一些實施例中，板的厚度為約0.3μm至約20μm。在一些實施例中，板設置為遠離膜一定距離，該距離為約0.1μm至約5μm。在一些實施例中，膜或導電插塞包括多晶硅。

在一些實施例中，制造半導體結構的方法包括：提供第一襯底，在第一襯底上方設置和圖案化板，在板上方設置第一犧牲氧化物層，在第一犧牲氧化物層的表面上方形成多個凹槽，在第一犧牲氧化物層上方設置和圖案化膜，設置第二犧牲氧化物層以圍繞膜并且覆蓋第一犧牲氧化物層；以及形成穿過板或膜的多個導電插塞，其中，板包括半導體構件和拉伸構件，并且半導體構件設置在拉伸構件內。

在一些實施例中，設置和圖案化膜包括形成與第一腔對準的多個波紋。在一些實施例中，設置和圖案化板包括形成穿過板并且與第一腔對準的多個孔。在一些實施例中，該方法還包括提供第二襯底，第二襯底包括由層包圍的多個接合焊盤，翻轉第一襯底，通過多個接合焊盤和多個導電插塞接合第一襯底和第二襯底，削薄第一襯底和第二襯底，部分地或全部地去除第一襯底，去除第一犧牲氧化物層和第二犧牲氧化物層以形成第一腔，以及去除第二襯底的一些部分和層的一些部分以形成與第一腔對準并且穿過層和襯底的第二腔。在一些實施例中，在去除第一犧牲氧化物層和第二犧牲氧化物層之后，保留由多個導電插塞包圍的第一犧牲氧化物層的一些部分和第二犧牲氧化物層的一些部分。在一些實施例中，該方法還包括通過從第二腔進入并且撞擊在膜上的聲壓使膜移位以改變板和膜之間的電容，并且通過CMOS器件轉換成對應于膜的移位的幅度和頻率的電信號。在一些實施例中，該方法還包括在第一襯底上方設置氧化物層，其中，氧化物層設置在第一襯底和板之間。

上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作 為基礎來設計或修改用于實施與本文所介紹實施例相同的目的和/或實現相同優勢的其它工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，本文中它們可以做出多種變化、替換以及改變。