一種LDO電路的制作方法
本實用新型涉及集成電路電源管理領域，尤其涉及一種LDO電路。
背景技術：
隨著集成電路的快速發展，LDO作為重要的電源管理模塊廣泛應用于SoC芯片設計中。典型LDO結構如圖1所示，包含參考電壓（通常由帶隙基準電路實現）、誤差放大器、功率管和反饋電阻。典型LDO正常工作是建立在誤差放大器和帶隙基準電路等模擬電路的晶體管工作在飽和區為基礎。然而隨著CMOS工藝尺寸的不斷縮減，低功耗設計難度不斷加大，芯片供電電壓不斷降低（甚至是近閾值供電），在低電壓，甚至是超低電壓下，已難以保證誤差放大器等模擬電路正常工作。
技術實現要素：
本實用新型的發明目的在于提供一種即使是低電壓，甚至是超低電壓下，也能正常工作的LDO電路。
本實用新型是這樣實現的，包括參考時鐘、緩沖整形單元、鑒頻器（FD）、數字控制器（DPC）、功率管陣列、濾波器（LPF）和壓控振蕩器（VCO），功率管陣列包括并接而成的數個功率管，功率管陣列的輸出與濾波器（LPF）相連，濾波器（LPF）與壓控振蕩器（VCO）相連，壓控振蕩器（VCO）與鑒頻器（FD）其中一輸入端相連，參考時鐘與緩沖整形單元相連，緩沖整形單元與鑒頻器（FD）另一輸入端相連，鑒頻器（FD）的輸出控制與功率管陣列的各個功率管的控制輸入相連。
本專利所提出的低電壓數控LDO電路的工作原理如下：
功率管陣列的輸出電壓（即LDO的輸出電壓）經過LPF濾波之后，控制VCO的輸出頻率，VCO的輸出頻率與參考時鐘在FD中進行比較。FD輸出結果為三種情況：LDO輸出電壓Vout> 預期電壓Vdesire(高)；Vout = Vdesire（保持）；Vout < Vdesire（低）；數字控制器DPC根據FD輸出結果改變功率管陣列中工作的功率管數量，進而調節LDO輸出電壓Vout和負載能力。
當Vout > Vdesire時，壓控振蕩器VCO 輸出時鐘頻率高于參考時鐘，因此鑒頻器FD輸出高（H）信號至數字控制器DPC，DPC減少功率管陣列中工作的功率管數量，進而降低LDO輸出電壓。
當Vout < Vdesire時，壓控振蕩器VCO 輸出時鐘頻率低于參考時鐘，因此鑒頻器FD輸出低（L）信號至數字控制器DPC，DPC增加功率管陣列中工作的功率管數量，進而升高LDO輸出電壓。
當Vout = Vdesire時，壓控振蕩器VCO 輸出時鐘頻率等于參考時鐘，因此鑒頻器FD輸出保持信號至數字控制器DPC，DPC維持功率管陣列中工作的功率管數量，進而維持LDO輸出電壓不變。
本實用新型與已有技術相比，由于采用即使是低電壓，甚至是超低電壓下，均能輸出能評價電壓大小的頻率電流波并通過鑒頻器（FD）與可設置頻率大小的參考時鐘進行比較，并依據兩者比較的差值大小輸出控制信號控制功率管陣列中相應的功率管工作，從而實現閉環控制低電壓，甚至是超低電壓的功率的輸出，因此，本實用新型具有即使是低電壓，甚至是超低電壓下，也能正常工作的優點。
附圖說明
圖1為已有技術的電路圖；
圖2為本實用新型的電路圖；
圖3為壓控振蕩器的電路圖；
圖4為功率管陣列的電路圖。
具體實施方式：
現結合附圖和實施例對本實用新型做進一步詳細描述：
如圖2所示，本實用新型包括參考時鐘、緩沖整形單元、鑒頻器（FD）、數字控制器（DPC）、功率管陣列、濾波器（LPF）和壓控振蕩器（VCO），功率管陣列包括數個并接而成的功率管，功率管陣列的輸出與濾波器（LPF）相連，濾波器（LPF）與壓控振蕩器（VCO）相連，壓控振蕩器（VCO）與鑒頻器（FD）其中一輸入端相連，參考時鐘與緩沖整形單元相連，緩沖整形單元與鑒頻器（FD）另一輸入端相連，鑒頻器（FD）的各個輸出控制與相應的功率管陣列的各個功率管的控制輸入相連。
參考時鐘（CLK）經過緩沖整形單元后進入鑒頻器（FD）的另一輸入端in1，鑒頻器（FD）的輸出：高、低、保持等三信號作為數字控制器（DPC）的輸入，數字控制器（DPC）的輸出控制功率管陣列中開啟的功率管數量，功率管陣列的漏端作為LDO的輸出端Vout，LDO輸出端Vout連接濾波器（LPF）（低通濾波器）輸入端，濾波器（LPF）輸出端連接壓控振蕩器（VCO）的輸入端，VCO的輸出端連接鑒頻器（FD）的其中一輸入端in2。
鑒頻器（FD）實現對參考時鐘和VCO輸出時鐘的頻率進行對比；數字控制器（DPC）根據鑒頻器（FD）的輸出結果，對功率管陣列進行控制；功率管陣列包含多種尺寸比例的功率管（即形成輸出不同功率的功率管），可根據數字控制器（DPC）的輸出逐級改變功率管工作的數量，進而調節LDO輸出電壓；LDO輸出電壓經過濾波器（LPF）后，控制VCO輸出時鐘信號。通過仔細設計VCO的“電壓-頻率”增益，當VCO輸出頻率與參考時鐘頻率一致時，VCO的控制電壓保持穩定，即整個LDO電路的輸出電壓Vout=Vdesire保持穩定。
壓控振蕩器（VCO）電路如圖3所示。VCO由奇數個（以5個為例）反相延遲單元和一個傳輸門構成。其中傳輸門由nMOS晶體管M4和pMOS晶體管M5構成，反相延遲單元inv1的輸出端連接反相延遲單元inv2的輸入端，反相延遲單元inv2的輸出端連接反相延遲單元inv3的輸入端，反相延遲單元inv3的輸出端連接M4和M5的漏端，晶體管M4的柵端連接使能控制端Enable和反相器inv6的輸入端，反相器inv6的輸出端連接M5的柵端，M4和M5的源端連接反相延遲單元inv4的輸入端，反相延遲單元inv4的輸出端連接反相延遲單元inv5的輸入端，反相延遲單元inv5的輸出端連接反相延遲單元inv1的輸入端，反相延遲單元inv1-inv5的Vc端構成整個VCO的控制端。其中反相延遲單元inv1-inv5的結構相同，均由三個晶體管構成即1個pMOS晶體管M1和2個nMOS晶體管M2和M3，M1的源端和襯底連接電源VDD，M1的柵端連接M2的柵端作為反相延遲單元的輸入端，M1的漏端連接M2的漏端作為反相延遲單元的輸出端，M2的襯底和M3的襯底相連作為反相延遲單元的控制端Vc，晶體管M2的源端與M3的漏端相連，M3的柵端連接電源VDD，M3的源端連接地。反相器inv6是普通結構，用以實現M4和M5同時開啟或關閉。
本專利LDO中功率管陣列結構示意圖如圖4所示。功率管陣列由pMOS晶體管構成，每個功率管的漏端連接成整個LDO的輸出端Vout，每個功率管源端和襯底連接電源，每個功率管的柵端分別連接數字控制器（DPC）的控制總線Control BUS進行分別控制。最小的pMOS晶體管寬長比為，該尺寸可根據LDO的工作需求進行靈活設計，以該寬長比為基礎進行比例放大2k、3k…，直到nk。其中n和k可根據LDO的負載能力和輸出紋波要求來仔細設計。通過合理設計n和k的取值，可以實現LDO輸出電壓的粗調節和細調節。當LDO輸出電壓Vout偏離穩態值Vdesire較大時，通過寬長比較大的功率管來進行快速調節，當輸出電壓Vout接近穩態值Vdesire時，通過寬長比較小的功率管進行微調節。
由于本專利所提的LDO未采用帶隙基準和運算放大器等模擬電路，采用全數字電路實現，可以極大的降低供電電壓，使得通過數控環路實現超低壓供電成為可能，能夠滿足超低功耗芯片的供電需求。
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