FINFET柵極氧化物的形成方法與流程

本發明一般地涉及半導體技術領域，更具體地，涉及半導體器件及其形成方法。

背景技術：

半導體集成電路(IC)工業經歷了快速發展。在IC演進的過程中，功能密度(被限定為每芯片面積上的互連器件的數據)通常增加，而幾何尺寸(即，可以使用制造工藝所創建的最小部件(或線))減小。按比例減小工藝通常通過增加生產效率和降低相關成本來提供益處。但是，這種按比例減小增加了處理和制造IC的復雜性。對于要實現的這些進步，需要IC制造的類似發展。

例如，當半導體IC工業進行到納米技術工藝節點以追求更高的器件密度、更高的性能和更低的成本，來自制造和設計的挑戰導致這種鰭式場效應晶體管(FinFET)的三維(3D)器件的發展。然而，現有的FinFET器件和制造FinFET器件的方法不能在所有方面完全令人滿意。

技術實現要素：

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種半導體器件，包括：半導體鰭，具有頂面、與所述頂面鄰近的第一側表面、以及設置在所述第一側表面下方并與所述第一側表面鄰近的第二側表面；襯里氧化物層，在周圍圍繞所述第二側表面；氮化硅基層，設置為與所述襯里氧化物層共形；以及柵極氧化物層，設置為與所述頂面和所述第一側表面共形。

根據本發明的另一方面，提供了一種用于形成半導體器件的方法，包括：使半導體襯底凹進，以在所述半導體襯底中形成多個隔離區域并且在所述隔離區域之間以及所述隔離區域的頂面上方形成至少一個半導體鰭，其中，所述至少一個半導體鰭具有頂面、與所述頂面鄰近的第一側表面以及形成在所述第一側表面下方并與所述第一側表面鄰近的第二側表面；形成與所述至少一個半導體鰭共形的襯里氧化物層；形成與所述襯里氧化物層共形的氮化硅基層；在所述隔離區域上形成多個凹槽隔離結構，以在周圍圍繞所述第二側表面上的氮化硅基層；以及將所述頂面和所述第一側表面上的氮化硅基層轉換為柵極氧化物層。

根據本發明的又一方面，提供了一種用于形成半導體器件的方法，包括：使半導體襯底凹進，以在所述半導體襯底中形成多個隔離區域并且在所述隔離區域之間和所述隔離區域的頂面上方形成至少一個半導體鰭；形成與所述至少一個半導體鰭共形的襯里氧化物層；形成與所述襯里氧化物層共形的氮化硅基層；形成隔離層以覆蓋所述氮化硅基層并且填充所述隔離區域；對所述隔離層執行退火操作；平坦化所述隔離層，以暴露所述至少一個半導體鰭的頂面上的所述氮化硅基層；使所述隔離層凹進，以在所述隔離區域上形成多個凹槽隔離結構，其中，使所述隔離層凹進的操作包括暴露所述至少一個半導體鰭的第一側表面上的氮化硅基層，并且形成所述凹槽隔離結構以在周圍圍繞所述至少一個半導體鰭的第二側表面上的所述氮化硅基層，其中，所述第一側表面形成為鄰近所述至少一個半導體鰭的頂面，并且所述第二側表面形成在所述第一側表面下方并鄰近所述第一側表面；以及將所述頂面和所述第一側表面上的所述氮化硅基層轉換為柵極氧化物層，其中，將所述頂面和所述第一側表面上的所述氮化硅基層轉換為柵極氧化物層的操作包括將所述氮化硅基層轉換為氧化硅。

附圖說明

當閱讀附圖時，根據以下的詳細描述來更好地理解本發明的各個方面。注意，根據工業的標準實踐，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。

圖1是根據各個實施例的半導體器件的示意性截面圖；

圖2A至圖2G是根據各個實施例示出制造半導體器件的方法的中間階段的示意性截面圖。

圖3是根據各個實施例的制造半導體器件的方法的流程圖。

具體實施方式

以下公開內容提供了許多不同的用于實施本發明主題的不同特征的實施例或實例。以下描述部件或配置的具體實例以簡化本發明。當然，這些僅僅是實例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實施例，并且也可以包括可以在第一部件和第二部件之間形成附件部件使得第一部件和第二部分沒有直接接觸的實施例。

本發明所使用的術語僅用于描述特定實施例，其不是用于限制本發明所附的權利要求。例如，除非另有限定，否則單數形式“一個”或“該”還可以表示復數形式。術語“第一”和“第二”用于描述各個器件、區域和層等，但是這些術語僅用于將將一個器件、一個區域或一層與另一器件、另一區域或另一層區別開。因此，第一區域還可以被稱為第二區域，而沒有背離所要求主題的主旨，并且可以類似地推斷另一區域。另外，本發明可以在各個實例中重復參考標號和/或字母。這種重復是為了簡化和清楚，其本身并沒有指定所討論的各個實施例和/或配置之間的關系。如本文中所使用的，術語“和/或”包括一個或多個相關列表的項中的任一個或所有組合。

在典型的制造FinFET器件的工藝中，在隔離氧化物層的高溫退火工藝和鰭凹槽蝕刻工藝期間，由硅所形成的半導體鰭經受硅消耗，因此導致在半導體鰭的頂部處的更小的關鍵尺寸和不良的鰭關鍵尺寸的均勻性并且使FinFET器件的性能劣化。另外，半導體鰭可能被熱應力和/或膜應力損害。此外，由于半導體器件的硅損耗，柵極氧化物層具有與半導體器件的不良的一致性，并且柵極氧化物層在半導體器件的底部處具有較薄的厚度，因此，在半導體鰭的底部處可能發生泄漏。

本發明的實施例涉及提供半導體器件以及制造半導體器件的方法，其中，氮化硅基層形成為與襯里氧化物層共形，該襯里氧化物層被設置為與半導體鰭共形。氮化硅基層可以防止在隨后對隔離層所實施的高溫退火工藝和鰭凹槽蝕刻工藝期間消耗半導體鰭，使得可以保持半導體鰭的頂部處的臨界尺寸并且可以增加半導體鰭的關鍵尺寸的均勻性，從而提高了半導體器件的性能。此外，氮化硅基層保持在半導體鰭的底部上，并且氮化硅基層比襯里氧化物層具有更大的結構尺寸，從而維持半導體鰭并且抵抗熱應力和/或膜應力。而且，在高溫退火工藝和鰭凹槽蝕刻工藝期間不會消耗半導體鰭，并且氮化硅基層被轉換為形成柵極氧化物層，使得柵極氧化物層具有良好的均勻性和一致性，從而防止半導體器件泄露，并且進一步提高半導體器件的性能。

圖1是根據各個實施例的半導體器件的示意性截面圖。在一些實施例中，半導體器件100是FinFET器件。如圖1所示，半導體器件包括半導體鰭102、襯里氧化物層104、氮化硅基層106和柵極氧化物層108。在一些實例中，通過使半導體襯底110凹進來形成半導體鰭102，因此，半導體鰭102從半導體襯底110的凹進表面中凸出，并且半導體鰭102和半導體襯底110由相同的材料形成。半導體襯底110和半導體鰭102可以由單晶半導體材料或化合物半導體材料組成。例如，硅、鍺、或玻璃可以用作半導體襯底110和半導體鰭102的材料。在一些示例性實例中，半導體襯底110和半導體鰭102由硅組成。

再次參考圖1，半導體鰭102具有頂面114、第一側表面116和第二側表面118。頂面114位于半導體鰭102的頂部上。第一側面116鄰近并連接至頂面114，并且在周邊圍繞頂面114。第二側表面118設置在第一側表面116的下方，并鄰近和連接至第一側表面116。

如圖1所示，襯里氧化物層104設置在半導體鰭102的第二側表面118上，以在周圍圍繞第二側表面118。襯里氧化物層104可以設置為與半導體鰭102的第二側表面118共形。在一些實例中，襯里氧化物層104包括氧化硅層。

氮化硅基層106設置在襯里氧化物層104上并與襯里氧化物層共形，并且在周圍圍繞襯里氧化物層104。在一些實例中，氮化硅基層106包括氮化硅層、氮氧化硅層、或者氧碳氮化硅層。氮化硅基層106具有的厚度120在大約20埃至大約60埃的范圍內。

柵極氧化物層108設置在半導體鰭102的頂面114和第一側表面116上并與它們共形，以在周邊圍繞頂面114和第一側表面116。在一些示例中，柵極氧化物層108包括二氧化硅層。在某些示例中，柵極氧化物層108具有的厚度122等于襯里氧化物層102的厚度和氮化硅基層106厚度120的組合。

在一些示例中，如圖1所示，半導體器件100進一步包括各種凹槽隔離結構124。凹槽隔離結構124可以在周邊圍繞氮化硅基層106。例如，每個凹槽隔離結構124都可以是淺溝槽隔離(STI)結構。在一些示例中，凹槽隔離結構124包括諸如二氧化硅層的介電層。

通過形成為與襯里氧化物層104共形的氮化硅基層106，可以在對凹槽隔離結構124執行的高溫退火工藝和對用于形成凹槽隔離結構124的隔離層所執行的凹槽蝕刻工藝期間，防止消耗半導體鰭102，使得可以保持在半導體鰭102的頂部處的關鍵尺寸并且可以增加半導體鰭102的關鍵尺寸的均勻性，從而提高了半導體鰭100的性能。另外，半導體鰭102在高溫退火工藝和鰭凹槽蝕刻工藝期間不會被消耗，并且氮化硅基層106可以轉換為形成柵極氧化物層108，使得柵極氧化物層108可以具有良好的均勻性和一致性，從而防止半導體器件100泄露，并且進一步提高了半導體器件100的性能。此外，氮化硅基層106保持在半導體鰭102的底部上，并且氮化硅基層106具有比襯里氧化物層104更高的結構強度，使得氮化硅基層106維持半導體鰭102并且抵抗熱應力和/或膜應力，從而提高了半導體器件100的工藝產量。

圖2A至圖2G是根據各個實施例示出用于制造半導體器件的方法的中間階段的示意性截面圖。如圖2A所示，提供了半導體襯底200，并且是半導體襯底200凹進，以在半導體襯底200中限定有源區域202。在使半導體襯底200凹進的操作中，去除半導體襯底200的一部分，以在半導體襯底200中形成各種隔離區域204并且在隔離區域204之間以及隔離區域204的頂面208的上方形成至少一個半導體鰭206。在一些示例中，如圖2A所示，在使半導體襯底200凹進的操作中形成各種半導體鰭206。在這種示例中，每個半導體鰭206由半導體襯底200的一部分組成，使得半導體鰭206由與半導體襯底200相同的材料形成。半導體襯底200和半導體鰭206可以由單晶半導體材料或化合物半導體材料組成。在一些示例中，硅、鍺或玻璃可以用作半導體襯底200和半導體鰭206的材料。在一些示例性示例中，半導體襯底200和半導體鰭206由硅形成。

在某些示例中，在使半導體襯底200的凹進的操作之前，襯墊氧化物層210和硬掩模層212按照順序均勻地形成在半導體襯底200上方。例如，使用熱氧化技術形成襯墊氧化物層210，并且使用諸如化學汽相沉積(CVD)技術的沉積技術形成硬掩模層212。在一些示例性示例中，襯墊氧化物層210形成為包括氧化硅層，并且硬掩模層212形成為包括氮化硅層。如圖2A所示，使半導體襯底200凹進的操作包括去除隔離區域204的頂面208上的硬掩模212的部分、襯底氧化物層210的部分和半導體襯底200的部分。在這種示例中，每個半導體鰭206由隨后堆疊的半導體襯底200的一部分、襯墊氧化物層214的一部分和硬掩模層212的一部分組成。

再次參照圖2A，每個半導體鰭206具有頂面214、第一側表面216和第二側表面218。頂面214位于半導體鰭206的頂部上。第一側表面216鄰近并連接至頂面214，并且在周邊圍繞頂面214。第二側表面218形成為位于第一側表面216下方，并且連接至第一側表面216。

如圖2B所示，襯里氧化物層220形成在每個半導體鰭206的頂面214、第一側表面216和第二側表面218上并且與每個半導體鰭206共形。在一些示例中，使用熱氧化技術執行形成襯里氧化物層220的操作。使用諸如化學汽相沉積技術的沉積技術來執行形成襯里氧化物層220的操作。例如，襯里氧化物層220可以形成為包括氧化硅層。

如圖2C所示，氮化硅基層222形成在每個半導體鰭206的襯里氧化物層220上并且與襯里氧化物層220共形。在一些示例中，氮化硅基層222形成為具有在約20埃至約60埃的范圍內的厚度。例如，可以使用低壓化學汽相沉積(LP-CVD)技術或原子層沉積(ALD)技術執行形成氮化硅基層222的操作。形成氮化硅基層222的操作可以包括由氮化硅、氮氧化硅、或碳氧氮化硅形成氮化硅基層222。例如，形成氮化硅基層222的操作可以包括由將反應氣體引入工藝室以形成氮化硅基層222、其中，反應氣體可以包括NH₃、N₂、和SiH₂Cl₂或SiH₆。

在一些示例中，氮化硅基層222由氮化硅形成，并且形成氮化硅基層222的操作包括將反應氣體引入工藝室，其中，反應氣體包括大約30sccm至大約500sccm的SiH₂Cl₂和大約90sccm至大約1500sccm的NH₃。另外，形成氮化硅基層222的操作可以進一步包括將工藝室中的工藝溫度控制在大約600攝氏度和800攝氏度之間，并將工藝室的工藝壓力控制在大約0.2torr至大約100torr之間。

在一些示例中，氮化硅基層222由氮化硅形成，并且形成氮化硅基層222的操作包括將反應氣體引入工藝室，其中，反應氣體包括大約30sccm至大約500sccm的SiH₆和大約60sccm至大約1200sccm的NH₃。形成氮化硅基層222的操作可以進一步包括將工藝室中的工藝溫度控制在大約550攝氏度和800攝氏度之間，并將工藝室的工藝壓力控制在大約0.2torr至大約100torr之間。

在一些示例中，氮化硅基層222由氮氧化硅形成，并且形成氮化硅基層222的操作包括將反應氣體引入工藝室，其中，反應氣體包括大約30sccm至大約500sccm的SiH₂Cl₂和大約90sccm至大約1500sccm的NH₃以及大約20sccm至大約1000sccm的N₂O。形成氮化硅基層222的操作可以進一步包括將工藝室中的工藝溫度控制在大約600攝氏度和800攝氏度之間，并將工藝室的工藝壓力控制在大約0.2torr至大約100torr之間。

在一些示例中，氮化硅基層222由碳氧氮化硅形成，并且形成氮化硅基層222的操作包括將反應氣體引入工藝室，其中，反應氣體包括大約30sccm至大約500sccm的SiH₂Cl₂和大約90sccm至大約1500sccm的NH₃以及大約20sccm至大約1000sccm的CO₂。形成氮化硅基層222的操作可以進一步包括將工藝室中的工藝溫度控制在大約600攝氏度和800攝氏度之間，并將工藝室的工藝壓力控制在大約0.2torr至大約100torr之間。

參考圖2F，首先，各種凹槽隔離結構224形成在隔離層204上，以在周邊圍繞每個半導體鰭206的第二側表面218上的氮化硅基層222。在一些示例中，如圖2D所示，形成凹槽隔離結構224的操作包括形成隔離層226以覆蓋氮化硅基層222并且填充隔離區域204。隔離層226形成為覆蓋半導體鰭206。例如，可以使用諸如高密度等離子體化學汽相沉積(HDP-CVD)技術的化學汽相沉積技術來執行形成隔離層226的操作。在一些示例性示例中，形成隔離層226以包括氧化硅層。

在形成隔離層226的操作之后，可以可選地對隔離層執行退火操作，以使隔離層226致密。通過設置為與襯里氧化物層220共形的氮化硅基層222，氮化硅基層222可以防止在對隔離層226執行高溫退火操作期間消耗半導體鰭206，使得可以維持在每個半導體鰭206的頂部處的關鍵尺寸，從而提高了半導體鰭206的關鍵尺寸均勻性。

如圖2E所示，隔離層226被平坦化為暴露半導體鰭206的頂面214上的氮化硅基層222。例如，可以使用化學機械拋光(CMP)技術來執行平坦化隔離層226的操作。在一些示例中，在平坦化隔離層226的操作之后，使用注入技術在半導體襯底200中可選地形成各種阱。

如圖2F所示，使隔離層226凹進，以在隔離區域204上形成凹槽隔離結構224。可以使用諸如各向異性蝕刻技術的蝕刻技術執行使隔離層226凹進226的操作。使隔離層226凹進的操作包括去除隔離層226的一部分，以暴露每個半導體鰭206的第一側表面216上的氮化硅基層222，并且形成凹槽隔離結構224，以在周圍圍繞每個半導體鰭206的第二側表面218上的氮化硅基層222。

設置為與襯里氧化物層220共形的氮化硅基層222可以防止在使隔離層226凹進的操作期間消耗每個半導體鰭206，使得可以有效地維持在每個半導體鰭206的頂部上的關鍵尺寸，從而進一步提高半導體鰭206的關鍵尺寸的均勻性。

如圖2G所示，位于每個半導體鰭206的頂面214和第一側表面216上的氮化硅基層222被轉換為柵極氧化物層228，以完成半導體鰭230的形成。在一些示例性示例中，將每個半導體鰭206的頂面214和第一側表面216上的氮化硅基層222轉換為柵極氧化物層228的操作包括將氮化硅基層222轉換為氧化硅。在一些示例中，將每個半導體鰭206的頂面214和第一側表面216上的氮化硅基層222轉換為柵極氧化物層228包括將反應氣體引入工藝室，以形成柵極氧化物層228，其中，反應氣體包括O₂和重量百分比為大約0.5至重量百分比為大約33的H₂。轉換氮化硅基層222的操作可以進一步包括將工藝室的工藝溫度控制在大約500攝氏度和950攝氏度之間，并且將工藝室的工藝壓力控制在大約2托和大約100托之間。通過以微波頻率將射頻電磁能量施加給工藝室來執行轉換氮化硅基層222的操作。

在轉換氮化硅基層222的操作中，反應氣體中的O₂在高工藝溫度下被分解為單原子氧。通過單原子氧來深度氧化(re-oxidated)每個半導體鰭206的頂面214和第一側表面216上的氮化硅基層222，使得氮化硅基層222轉換為氧化硅層。在氮化硅基層222轉換為氧化硅層的同時，氧化硅層與每個半導體鰭206的頂面214和第一側表面216上的襯里氧化物層220集成，以形成柵極氧化物層228，因為氧化硅層和襯里氧化物層220的材料是氧化硅。

在將氮化硅基層222轉換為柵極氧化物層228的操作之后，氮化硅基層22保持在每個半導體鰭206的底部上，并且氮化硅基層222具有比襯里氧化物層220更大的結構強度，使得保持半導體鰭206，并且抵抗熱應力和/或膜應力。而且，在高溫退火操作和凹進操作期間不會消耗半導體鰭206，并且氮化硅基層222被轉換為形成柵極氧化物層228，使得柵極氧化物層228具有良好的均勻性和一致性，從而防止半導體器件230泄露，并且進一步提高了半導體器件230的性能。

參考圖3和圖2A至圖2G，圖3是根據各個實施例的用于制造半導體器件的方法的流程圖。方法開始于操作300，其中，半導體襯底200凹進，以在半導體襯底200中限定有源區域202。如圖2A所示，使半導體襯底200凹進的操作包括去除半導體襯底200的一部分，以在半導體襯底200中形成各種隔離區域并且在隔離區域204之間以及隔離區域204的頂面208的上方形成至少一個半導體鰭206。在圖2A所示的示例中，形成各種半導體鰭206。在示例中，每個半導體鰭206都由半導體襯底200的一部分組成。半導體襯底200和半導體鰭206可以由單晶硅半導體材料或化合物半導體材料組成。在一些示例性示例中，半導體襯底200和半導體鰭206由硅形成。

在某些實施中，在使半導體襯底凹進的操作之前，襯墊氧化物層210和硬掩模層212按順序均勻地形成在半導體襯底200上。襯墊氧化物層210可以使用熱氧化技術形成為包括氧化硅層，并且硬掩模層212可以使用諸如化學汽相沉積技術形成為包括氮化硅層。如圖2A所示，使半導體襯底200凹進的操作包括去除隔離區域204的頂面208上的硬掩模212的一部分、襯墊氧化物層210的一部分和半導體襯底200的一部分。因此，每個半導體鰭206由順序堆疊的半導體襯底200的一部分、襯墊氧化物層210的一部分和硬掩模層212的一部分組成。

如圖2A所示，每個半導體鰭206具有頂面214、第一側表面216和第二側表面218。頂面214位于半導體鰭206的頂部上。第一側表面216鄰近并連接至頂面214，并且在周邊圍繞頂面214。第二側表面218形成在第一側表面216下方、鄰近并且連接至第一側表面216。

在操作302中，如圖2B所示，襯里氧化物層220形成在每個半導體鰭206的頂面214、第一側表面216和第二側表面218上并且與每個半導體鰭206共形。可以使用熱氧化技術或沉積技術執行形成襯里氧化物層220的操作。在一些示例性示例中，襯里氧化物層220由氧化硅形成。

在操作304中，如圖2C所示，氮化硅基層222使用諸如低壓化學汽相沉積技術或原子層沉積技術形成在每個半導體鰭206的襯里氧化物層220上并且與襯里氧化物層220共形。在一些示例中，氮化硅基層222形成為具有在大約20埃至大約60埃的范圍內的厚底。氮化硅基層222可以由氮化硅、氮氧化硅或氧碳氮化硅形成。例如，形成氮化硅基層222的操作可以包括將反應氣體引入工藝室，以形成氮化硅基層222，其中，反應氣體可以包括NH₃、N₂、和SiH₂Cl₂或SiH₆。

在一些示例中，氮化硅基層222由氮化硅形成，并且形成氮化硅基層222的操作包括將反應氣體引入工藝室，其中，反應氣體包括大約30sccm至大約500sccm的SiH₂Cl₂和大約90sccm至大約1500sccm的NH₃。形成氮化硅基層222的操作可以進一步包括將工藝室的工藝溫度控制在大約600攝氏度和大約800攝氏度之間，并且將工藝室的工藝壓力控制在大約0.2torr和大約100torr之間。

在一些示例中，氮化硅基層222由氮化硅形成，并且形成氮化硅基層222的操作包括將反應氣體引入工藝室，其中，反應氣體包括大約30sccm至大約500sccm的SiH₆和大約60sccm至大約1200sccm的NH₃。形成氮化硅基層222的操作可以進一步包括將工藝室的工藝溫度控制在大約550攝氏度至大約800攝氏度之間，并且將工藝室的工藝壓力控制在大約0.2torr和大約100torr之間。

在一些示例中，氮化硅基層222由氮氧化硅形成，并且形成氮化硅基層222的操作包括將反應氣體引入工藝室，其中，反應氣體包括大約30sccm至大約500sccm的SiH₂Cl₂，大約90sccm至大約1500sccm的NH₃，以及大約20sccm至大約1000sccm的N₂O。形成氮化硅基層222的操作可以進一步包括將工藝室的工藝溫度控制在大約600攝氏度和大約800攝氏度之間，并且將工藝室的工藝壓力控制在大約0.2torr和大約100torr之間。

在一些實例中，氮化硅基層222由碳氧氮化硅形成，并且形成氮化硅基層222的操作包括將反應氣體引入工藝室，其中，反應氣體包括大約30sccm至大約500sccm的SiH₂Cl₂，大約90sccm至大約1500sccm的NH₃以及大約20sccm至大約1000sccm的CO₂。形成氮化硅基層222的操作可以進一步包括將工藝室的工藝溫度控制在大約600攝氏度和大約800攝氏度之間，并且將工藝室的工藝壓力控制在大約0.2torr至大約100torr之間。

在操作306中，如圖2F所示，各種凹槽隔離結構224形成在隔離區域204上，以在外圍圍繞每個半導體鰭206的第二側表面218上的氮化硅基層222。在一些示例中，如圖2D所示，形成凹槽隔離結構224的操作包括形成隔離層226，以覆蓋氮化硅基層222和半導體鰭206并且使用諸如高密度等離子體化學汽相沉積工藝填充隔離區域204。在一些示例性示例中，隔離層226由氧化硅形成。

在形成隔離層226之后，可以對隔離層226可選地執行退火操作，以使隔離層226致密。如圖2E所示，使用諸如化學機械拋光技術將隔離層226平坦化為暴露半導體鰭206的頂面214上的氮化硅基層222。在一些示例中，在平坦化隔離層226的操作之后，可以使用注入工藝在半導體襯底200中任選地形成各種阱。

如圖2F所示，使用各向異性蝕刻工藝使隔離層226凹進，以隔離區域204上形成凹槽隔離結構224。使隔離層226凹進的操作包括去除隔離層226的一部分，以暴露每個半導體鰭206的第一側表面216上的氮化硅基層222并且形成凹槽隔離結構224以在周邊圍繞每個半導體鰭206的第二側表面218上的氮化硅基層222。

在操作308中，如圖2G所示，將每個半導體鰭206的頂面214和第一側表面216上的氮化硅基層222轉換為柵極氧化物層228，以完成半導體器件230的形成。在一些示例性示例中，轉換氮化硅基層222的操作包括將氮化硅基層222轉換為氧化硅。在一些示例中，轉換每個半導體鰭206的頂面214和第一側表面216上的氮化硅基層222的操作包括將反應氣體引入工藝室，以形成柵極氧化物層228，其中，反應氣體包括O₂和重量百分比為大約0.5至重量百分比為大約33的H₂。轉換氮化硅基層222的操作可以進一步包括將工藝室的工藝溫度控制在大約500攝氏度和大約950攝氏度之間，并且將工藝室的工藝壓力控制在大約2torr和大約100torr之間。可以通過以微波頻率將射頻電磁能量應用于工藝室來執行轉換氮化硅基層222的操作。

在轉換氮化硅基層222的操作中，反應氣體O₂在高工藝溫度下被分解為單原子氧，被凹槽隔離結構224所暴露的氮化硅基層222通過單原子氧進行深度氧化，使得氮化硅基層222轉換為氧化硅層。在將氮化硅基層222轉換為氧化硅層的同時，將氧化硅層與每個半導體鰭206的頂面214和第一側表面216上的襯里氧化物層220集成，以形成柵極氧化物層228。

根據一個實施例，本發明公開了半導體器件。半導體器件包括半導體鰭、襯里氧化物層、氮化硅基層和柵極氧化物層。半導體鰭具有頂面、與頂面鄰接的第一側表面和設置在第一側表面下方并鄰近第一側表面的第二側表面。襯里氧化物層在周邊圍繞半導體鰭的第二側表面。氮化硅基層設置為與襯里氧化物層共形。柵極氧化物層設置為與頂面和第一側表面共形。

該半導體器件還包括：多個凹槽隔離結構，在周圍圍繞所述氮化硅基層。

在該半導體器件中，所述氮化硅基層的厚度為大約20埃至大約60埃。

在該半導體器件中，所述氮化硅基層包括氮化硅層、氮氧化硅層或者碳氮氧化硅層。

在該半導體器件中，所述柵極氧化物層包括氧化硅層。

根據另一實施例，本發明公開了用于制造半導體器件的方法。在該方法中，使半導體襯底凹進，以在半導體襯底中形成各種隔離區域并且在隔離區域之間以及在隔離區域的頂面上形成至少一個半導體鰭。至少一個半導體鰭具有頂面、與頂面鄰近的第一側表面和位于第一側表面下方并且鄰近第一側表面的第二側表面。襯里氧化物層形成為與至少一個半導體鰭共形。氮化硅基層形成為與襯里氧化物層共形。各種溝槽隔離結構形成在隔離區域上，以在周圍圍繞至少一個半導體鰭的第二側表面上的氮化硅基層。將至少一個半導體鰭的頂面和第一側表面上的氮化硅基層轉換為柵極氧化物層。

在用于制造半導體器件的方法中，使用低壓化學汽相沉積技術或者原子層沉積技術來執行形成所述氮化硅基層的操作。

在用于制造半導體器件的方法中，形成所述氮化硅基層的操作包括將反應氣體引入工藝室，其中，所述反應氣體包括NH₃、N₂、和SiH₂Cl₂或者SiH₆。

在用于制造半導體器件的方法中，形成氮化硅基層的操作包括由氮化硅形成氮化硅基層。

在用于制造半導體器件的方法中，形成所述氮化硅基層的操作包括：將反應氣體引入工藝室，其中，所述反應氣體包括30sccm至500sccm的SiH₂Cl₂和90sccm至1500sccm的NH₃；將所述工藝室的工藝溫度控制在600攝氏度至800攝氏度之間；以及將所述工藝室的工藝壓力控制在0.2torr和100torr之間。

在用于制造半導體器件的方法中，形成所述氮化硅基層的操作包括：將反應氣體引入工藝室，其中，所述反應氣體包括30sccm至500sccm的SiH₆和60sccm至1200sccm的NH₃；將所述工藝室的工藝溫度控制在550攝氏度至800攝氏度之間；以及將所述工藝室的工藝壓力控制在0.2torr和100torr之間。

在用于制造半導體器件的方法中，形成所述氮化硅基層的操作包括由氮氧化硅形成所述氮化硅基層。

在用于制造半導體器件的方法中，形成所述氮化硅基層的操作包括：將反應氣體引入工藝室，其中，所述反應氣體包括30sccm至500sccm的SiH₂Cl₂和90sccm至1500sccm的NH₃以及20sccm至1000sccm的N₂O；將所述工藝室的工藝溫度控制在600攝氏度至800攝氏度之間；以及將所述工藝室的工藝壓力控制在0.2torr和100torr之間。

在用于制造半導體器件的方法中，形成所述氮化硅基層的操作包括由碳氧氮化硅形成所述氮化硅基層。

在用于制造半導體器件的方法中，形成所述氮化硅基層的操作包括：將反應氣體引入工藝室，其中，所述反應氣體包括30sccm至500sccm SiH₂Cl₂和90sccm至1500sccm的NH₃以及20sccm至1000sccm的CO₂；將所述工藝室的工藝溫度控制在600攝氏度至800攝氏度之間；以及將所述工藝室的工藝壓力控制在0.2torr和100torr之間。

在用于制造半導體器件的方法中，將所述頂面和所述第一側表面上的所述氮化硅基層轉換為所述柵極氧化物層的操作包括：將反應氣體引入工藝室，其中，所述反應氣體包括O₂和重量百分比為0.5至重量百分比為33的H₂；將工藝室的工藝溫度控制在500攝氏度至950攝氏度之間；將所述工藝室的工藝壓力控制在2torr和100torr之間；以及將微波頻率的射頻電磁能量應用于所述工藝室。

根據又一實施例，本發明公開了用于制造半導體器件的方法。在該方法中，使半導體襯底凹進，以在半導體襯底中形成各種隔離區域，并在隔離區域之間以及隔離區域的頂面上方形成至少一個半導體鰭。襯里氧化物層形成為與至少一個半導體鰭共形。氮化硅基層形成為與襯里氧化物層共形。隔離層形成為覆蓋氮化硅基層并且填充隔離區域。對隔離區域執行退火操作。隔離層被平坦化以暴露至少一個半導體鰭的頂面上的氮化硅基層。使隔離層凹進，以在隔離區域上形成各種凹槽隔離結構。使隔離層凹進的操作包括暴露至少一個半導體鰭的第一側表面上的氮化硅基層并且形成凹槽隔離結構，以在周圍圍繞至少一個半導體鰭的第二側表面上的氮化硅基層。第一側表面形成為鄰近至少一個半導體鰭的頂面，并且第二側表面形成在第一側表面下方并且鄰近第一側表面。將至少一個半導體鰭的頂面和第一側表面上的氮化硅基層轉換為柵極氧化物層。將至少一個半導體鰭的頂面和第一側表面上的氮化硅基層轉換為柵極氧化物層的操作包括將氮化硅基層轉換為氧化硅。

在用于制造半導體器件的方法中，形成氮化硅基層的操作包括將反應氣體引入工藝室，其中，所述反應氣體包括NH₃、N₂、和SiH₂Cl₂或者SiH₆。

在用于制造半導體器件的方法中，形成所述氮化硅基層的操作包括由氮化硅、氮氧化硅或碳氧氮化硅形成所述氮化硅基層。

在用于制造半導體器件的方法中，將所述頂面和所述第一側表面上的所述氮化硅基層轉換為所述柵極氧化物層的操作包括：將反應氣體引入工藝室，其中，所述反應氣體包括O₂和重量百分比為0.5至重量百分比為33的H₂；將工藝室的工藝溫度控制在500攝氏度至950攝氏度之間；將所述工藝室的工藝壓力控制在2torr和100torr之間；以及將微波頻率的射頻電磁能量應用于所述工藝室。

上面論述了多個實施例的特征使得本領域技術人員能夠更好地理解本發明的各個方面。本領域技術人員應該理解，他們可以容易地以本發明為基礎設計或修改其他用于執行與本文所述實施例相同的目的和/或實現相同優點的工藝和結構。本領域技術人員還應該意識到，這些等效結構不背離本發明的精神和范圍，并且可以在不背離本發明的精神和范圍的情況下做出各種變化、替換和改變。