半導體結構的形成方法與流程

本發明涉及半導體制作領域，特別涉及一種半導體結構的形成方法。

背景技術：

MOS晶體管通過在柵極施加電壓，調節通過溝道區域的電流來產生開關信號。但當半導體技術進入20納米以下節點時，傳統的平面式MOS晶體管對溝道電流的控制能力變弱，造成嚴重的漏電流。鰭式場效應晶體管(Fin FET)是一種新興的多柵器件，它一般包括具有高深寬比的半導體鰭部、覆蓋部分所述鰭部的頂部和側壁的柵極結構、位于所述柵極結構兩側的鰭部內的源區和漏區，鰭式場效應晶體管的柵極結構可以從頂部和兩側對鰭部進行控制，具有比平面MOS晶體管強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應。

現有技術的鰭式場效應晶體管，包括：半導體襯底，所述半導體襯底上形成有凸出的鰭部；隔離層，覆蓋所述半導體襯底的表面以及鰭部的側壁的部分側壁表面，且隔離層的表面低于鰭部的頂部表面；柵極結構，橫跨在所述鰭部上，覆蓋所述鰭部的部分頂部和側壁表面，柵極結構包括柵介質層和位于柵介質層上的柵電極。

但是，現有技術的鰭式場效應晶體管性能仍有待提高。

技術實現要素：

本發明解決的問題是怎么提高集成工藝中形成的鰭式場效應晶體管的性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供半導體襯底，所述半導體襯底包括NMOS區域和PMOS區域；在PMOS區域的半導體襯底上形成第一鰭部，在NMOS區域的半導體襯底上形成第二鰭部；在所述第一鰭部的側壁表面形成第一硅鍺層，在所述第二鰭部的側壁表面形成第二硅鍺層；形成覆蓋所述NMOS區域的半導體襯底和第二硅鍺層表面的 掩膜層；形成掩膜層后，對所述PMOS區域的第一硅鍺層進行鍺凝結處理，形成鍺鰭部和位于鍺鰭部表面的氧化硅層；去除所述掩膜層和第二鰭部，在所述相鄰的第二硅鍺層之間形成空腔；在所述第二硅鍺層的側壁和頂部表面上形成銦鋁砷層；在所述銦鋁砷層的表面形成銦鎵砷層；在形成銦鎵砷層后，去除所述鍺鰭部表面的氧化硅層；在所述鍺鰭部表面上形成第一高K柵介質層，在所述銦鎵砷層表面上形成第二高K柵介質層；在所述第一高K柵介質層表面上形成第一柵電極，在所述第二高K柵介質層表面上形成第二柵電極。

可選的，所述半導體襯底為絕緣體上硅襯底，包括第一半導體層、位于第一半導體層上的絕緣層、位于絕緣層上的第二半導體層。

可選的，刻蝕所述第二半導體層，在NMOS區域的絕緣層上形成第一鰭部，在PMOS區域的絕緣層上形成第二鰭部。

可選的，所述第一鰭部的寬度為10～50nm，第二鰭部的寬度為40～200nm。

可選的，所述第一硅鍺層和第二硅鍺層的形成工藝為選擇性外延工藝。

可選的，第一硅鍺層和第二硅鍺層的厚度為5～50nm。

可選的，所述第一硅鍺層和第二硅鍺層中鍺原子的含量為20％～80％。

如權利要求1所述的半導體結構的形成方法，其特征在于，鍺凝結處理采用的氣體為O₂，溫度大于1000攝氏度。

可選的，鍺凝結處理時，第一鰭部和硅鍺層中的硅元素被氧化在表面形成氧化硅，鍺元素在中間凝聚形成鍺鰭部。

可選的，在形成銦鎵砷層后，去除鍺鰭部表面的氧化硅層。

可選的，所述銦鋁砷層和銦鎵砷層的形成工藝為選擇外延工藝。

可選的，所述銦鋁砷層的厚度為10～20nm。

可選的，所述銦鎵砷的厚度為1～10nm。

可選的，所述掩膜層的材料與氧化硅層的材料不相同。

可選的，所述第一硅鍺層除了覆蓋所述第一鰭部的側壁表面外，還覆蓋所述第一鰭部的頂部表面。

與現有技術相比，本發明的技術方案具有以下優點：

本發明的半導體結構的形成方法，在PMOS區域的第一鰭部側壁表面形成第一硅鍺層，所述第一硅鍺層作為形成鍺鰭部的鍺來源，通過鍺凝結處理可以將第一硅鍺層轉化為鍺鰭部和位于鍺鰭部表面的氧化硅層，所述鍺鰭部能提高載流子(空穴)的遷移率，所述第二硅鍺層作為形成銦鋁砷層的緩沖層，用于提高銦鋁砷層的表面平坦度，銦鋁砷層作為形成銦鎵砷層時的緩沖層，銦鋁砷層的表面平坦度提高，使得銦鋁砷層表面上形成銦鎵砷層的表面平坦度也提高，銦鎵砷層能提高載流子(空穴的遷移率)，表面平坦度更高的銦鎵砷層中載流子的遷移率更高，通過形成覆蓋NMOS區域的半導體襯底和第二硅鍺層表面的掩膜層，防止在進行鍺凝結處理時對NMOS區域的第二硅鍺層產生影響，鍺鰭部表面形成氧化硅層，在去除第二鰭部時，氧化硅層可以保護鍺鰭部不會受到刻蝕損傷。

進一步，所述半導體襯底為絕緣體上硅襯底，包括第一半導體層、位于第一半導體層上的絕緣層、位于絕緣層上的第二半導體層，通過刻蝕第二半導體襯底形成第一鰭部和第二鰭部，所述絕緣層作為刻蝕第二半導體襯底時的停止層，并且絕緣層的存在，使得可以選擇性的在第一鰭部和第二鰭部的側壁形成第一硅鍺層和第二硅鍺層，以及選擇性的在第二硅鍺層側壁和頂部表面上形成銦鋁砷層，在銦鋁砷層表面選擇的形成銦鎵砷層。

進一步，所述第一硅鍺層和第二硅鍺層的厚度為5～50nm，所述第一硅鍺層和第二硅鍺層中鍺原子的含量為20％～80％，所述第一硅鍺層為后續鍺凝結工藝提供足夠的鍺，同時第二硅鍺層為后續銦鋁砷層的生長提供良好的表面。

附圖說明

圖1～圖10為本發明實施例中半導體結構的形成過程的結構示意圖。

具體實施方式

如背景技術所言，現有技術的鰭式場效應晶體管性能仍有待提高，比如現有技術形成的鰭式場效應晶體管的載流子遷移率仍有待提升。

為此本發明提供了一種半導體結構的形成方法，在PMOS區域的半導體襯底上形成第一鰭部，在NMOS區域的半導體襯底上形成第二鰭部后；在所 述第一鰭部的側壁表面形成第一硅鍺層，在所述第二鰭部的側壁表面形成第二硅鍺層；形成覆蓋所述NMOS區域的半導體襯底和第二硅鍺層表面的掩膜層；形成掩膜層后，對所述PMOS區域的第一硅鍺層進行鍺凝結處理，形成鍺鰭部和位于鍺鰭部表面的氧化硅層；去除所述掩膜層和第二鰭部，在所述相鄰的第二硅鍺層之間形成空腔；在所述第二硅鍺層的側壁和頂部表面上形成銦鋁砷層；在所述銦鋁砷層的表面形成銦鎵砷層。在PMOS區域的第一鰭部側壁表面形成第一硅鍺層，所述第一硅鍺層作為形成鍺鰭部的鍺來源，通過鍺凝結處理可以將第一硅鍺層轉化為鍺鰭部和位于鍺鰭部表面的氧化硅層，所述鍺鰭部能提高載流子(空穴)的遷移率，所述第二硅鍺層作為形成銦鋁砷層的緩沖層，用于提高銦鋁砷層的表面平坦度，銦鋁砷層作為形成銦鎵砷層時的緩沖層，銦鋁砷層的表面平坦度提高，使得銦鋁砷層表面上形成銦鎵砷層的表面平坦度也提高，銦鎵砷層能提高載流子(空穴的遷移率)，表面平坦度更高的銦鎵砷層中載流子的遷移率更高，通過形成覆蓋NMOS區域的半導體襯底和第二硅鍺層表面的掩膜層，防止在進行鍺凝結處理時對NMOS區域的第二硅鍺層產生影響，鍺鰭部表面形成氧化硅層，在去除第二鰭部時，氧化硅層可以保護鍺鰭部不會受到刻蝕損傷。

為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。在詳述本發明實施例時，為便于說明，示意圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明的保護范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。

圖1～圖10為本發明實施例中半導體結構的形成過程的結構示意圖。

參考圖1，提供半導體襯底203，所述半導體襯底203包括NMOS區域22和PMOS區域21。

所述NMOS區域22后續形成N型的鰭式場效應晶體管，所述PMOS區域21后續形成P型的鰭式場效應晶體管。所述PMOS區域21與NMOS區域22可以相鄰也可以不相鄰。

本實例中，所述半導體襯底203為絕緣體上硅襯底，包括第一半導體層 200、位于第一半導體層200上的絕緣層201、位于絕緣層201上的第二半導體層202，后續通過刻蝕第二半導體襯底202形成第一鰭部和第二鰭部，所述絕緣層201作為刻蝕第二半導體襯底202時的停止層，并且絕緣層201的存在，使得后續可以選擇性的在第一鰭部和第二鰭部的側壁形成第一硅鍺層和第二硅鍺層，以及選擇性的在第二硅鍺層側壁和頂部表面上形成銦鋁砷層，在銦鋁砷層表面選擇的形成銦鎵砷層。在本發明的其他實施例中，所述半導體襯底可以為單層結構，然后在半導體襯底上第一鰭部和第二鰭部。

在一實施例中，所述第一半導體200和第二半導體層202的材料為硅，所述絕緣層201的材料為氧化硅。

所述半導體襯底203的表面還形成有圖形化的硬掩膜層204，所述圖形化的硬掩膜層204暴露出第二半導體層202待刻蝕的區域。在一實施例中，所述圖形化的硬掩膜層204的材料為氮化硅。

參考圖2，以所述圖形化的硬掩膜層204為掩膜，刻蝕所述第二半導體層202(參考圖1)，在PMOS區域21的半導體襯底上形成第一鰭部206，在NMOS區域22的半導體襯底上形成第二鰭部205。

刻蝕所述第二半導體層202采用各向異性的干法刻蝕工藝，在一實施例中，所述各向異性的干法刻蝕工藝為等離子體刻蝕工藝，等離子刻蝕工藝采用的刻蝕氣體為HBr和O₂，腔室壓力為6-45mTorr，源射頻功率為150-800W，偏置射頻功率為0-150瓦，HBr的氣體流量為50-800sccm，O₂的氣體流量為5-20sccm，溫度為40-80℃，使得形成的第一鰭部206和第二鰭部205具有平坦的表面，為后續第一硅鍺層和第二硅鍺層的生長提供了良好的生長表面。

在本發明的其他實施例中，當半導體襯底為單層結構時，所述第一鰭部和第二鰭部的形成過程可以為：在半導體襯底表面上形成半導體材料層；在所述半導體材料層表面上形成圖形化的硬掩膜層；以所述圖形化的硬掩膜層為掩膜，刻蝕所述半導體材料層，在PMOS區域的半導體襯底上形成第一鰭部，在NMOS區域的半導體襯底上形成第二鰭部。

在本發明的其他實施例中，在形成第一鰭部206和第二鰭部205后，去除在PMOS區域21的第一鰭部206頂部表面上的硬掩膜層204，保留第二鰭 部205頂部表面上的硬掩膜層，后續形成第一硅鍺層時，第一硅鍺層不僅覆蓋第一鰭部206的側壁表面而且覆蓋第一鰭部206的頂部表面，在進行鍺凝結處理時利于第一硅鍺層的完成轉化為鍺鰭部，另外選擇性外延工藝形成第二硅鍺層時，由于第二鰭部205頂部被硬掩膜層204覆蓋，第二硅鍺層只會覆蓋第二鰭部205的側壁表面，去除硬掩膜層和第二鰭部，在相鄰的第二硅鍺層207之間形成空腔。

所述第二鰭部205的寬度大于第一鰭部206的寬度，后續可以去除第二鰭部，在相鄰的兩個分立的第二硅鍺層之間形成空腔，然后在分別在分立的第二硅鍺層表面形成鰭部，通過類似雙圖形的工藝使得形成的鰭部的位置精度較高，且相鄰鰭部之間的間距可以較小。

在一實施例中，所述第一鰭部的寬度為10～50nm，第二鰭部的寬度為40～200nm

參考圖3，在所述第一鰭部206的側壁表面形成第一硅鍺層208，在所述第二鰭部205的側壁表面形成第二硅鍺層207。

所述第一硅鍺層208作為后續形成鍺鰭部的鍺來源，所述第二硅鍺層207作為后續銦鋁砷層的緩沖層。

所述第一硅鍺層208和第二硅鍺層207的形成工藝為選擇性外延工藝，由于第一鰭部206和第二鰭部205的頂部被圖形化的硬掩膜層204覆蓋，第一半導體層200的表面被隔離層201覆蓋，選擇性外延工藝生長硅鍺材料時，硬掩膜層204和隔離層201的生長速率遠小于硅材料表面的生長速率，通過選擇性外延工藝可以選擇性的在第一鰭部206的側壁表面形成第一硅鍺層208，選擇性的在第二鰭部205的側壁表面上生長第二硅鍺層207，因而提高形成第一硅鍺層208和第二硅鍺層207的位置精度，并且工藝簡單。

研究發現，第一硅鍺層208和第二硅鍺層207厚度和濃度對后續PMOS區域21的鍺凝結工藝和NMOS區域的銦鋁砷層生長良好度影響較大，綜合考慮，在一實施例中，所述第一硅鍺層208和第二硅鍺層207的厚度為5～50nm，所述第一硅鍺層208和第二硅鍺層207中鍺原子的含量為20％～80％，所述第一硅鍺層208為后續鍺凝結工藝提供足夠的鍺，同時第二硅鍺層207為后續 銦鋁砷層的生長提供良好的表面。

在一實施例中，所述選擇性外延采用的硅源氣體是SiH₄或DCS，硅源氣體流量為50～800sccm，鍺源氣體是GeH₄，鍺源氣體流量為50～800sccm，工藝溫度是600～1100攝氏度，壓強1～80托，還包括HCl氣體以及氫氣，氫氣作為載氣，HCl氣體作為選擇性氣體，HCl的流量均為10～900sccm，氫氣的流量是0.1～50slm，使得選擇性的在第一鰭部206的側壁表面形成第一硅鍺層208，選擇性的在第二鰭部205的側壁表面上生長第二硅鍺層207的同時，提高了形成的第一硅鍺層208和第二硅鍺層207表面形貌平坦度，為后續第二硅鍺層207表面上外延生長銦鋁砷層提高良好的生長表面。

在本發明的其他實施例中，在進行選擇性外延工藝之前，去除PMOS區域21上的第一鰭部206頂部表面上的圖形化的硬掩膜層，使得后續選擇性外延工藝形成的第一硅鍺層除了覆蓋第一鰭部206的側壁表面外海覆蓋所述第一鰭部206的頂部表面，使得鍺凝結處理更加完整；保留NMOS區域22的第二鰭部205頂部表面上的圖形化的硬掩膜層，使得后續選擇性外延工藝形成的第二硅鍺層只會覆蓋第二鰭部205的側壁，在去除第二鰭部后，可以直接在第二硅鍺層之間形成空腔，便于后續工藝的進行。

參考圖4，形成覆蓋所述NMOS區域22的半導體襯底和第二硅鍺層207表面的掩膜層209。

所述掩膜層209用于在后續進行鍺凝結處理時保護NMOS區域21的第二硅鍺層207不會受到影響。

在一實施例中，所述掩膜層209的材料與圖形化的硬掩膜層204的材料相同，且與氧化硅材料不相同，后續可以在一步工藝中去除掩膜層209和圖形化的硬掩膜層204，并且在去除時不會對PMOS區域21上后續形成的鍺鰭部表面的氧化硅層產生影響。所述掩膜層209的材料為氮化硅，氮化硅材料的致密度較高，后續進行鍺凝結處理時，有效的防止氧元素穿過掩膜層與第二硅鍺層207接觸。

在其他實施例中，所述掩膜層209可以為其他合適的材料，比如氮氧化硅。

參考圖5，形成掩膜層209后，對所述PMOS區域21的第一硅鍺層進行鍺凝結處理21，形成鍺鰭部210和位于鍺鰭部210表面的氧化硅層211。

進行鍺凝結處理21時，第一硅鍺層208和第一鰭部206中的硅元素被氧氣氧化在表面形成氧化硅層211，而剩余的鍺元素則會向之間凝結，形成鍺鰭部210。需要說明的是，鍺凝結處理21時，所述第一鰭部206中的硅元素可以部分被氧化，也可以全部被氧化，未被氧化的第一鰭部材料被鍺鰭部包圍。

在一實施例中，所述鍺凝結處理21采用的氣體為O₂，溫度大于1000攝氏度。

需要說明的是，進行鍺凝結處理21處理時，PMOS區域21上的圖形化的硬掩膜層204與鍺鰭部210之間也可以會形成氧化硅層。

所述鍺鰭部210作為P型鰭式場效應晶體管的鰭部，有利于提高P型鰭式場效應晶體管工作時的載流子(空穴)的遷移率。

在其他實施例中，當PMOS區域21上的圖形化的硬掩膜層204被去除，相應的形成的第一硅鍺層覆蓋第一鰭部的側壁和頂部表面時，在進行鍺凝結處理21后，形成的氧化硅層覆蓋鍺鰭部的側壁和頂部表面。

參考圖6，去除所述掩膜層209(參考圖5)和第二鰭部205(參考圖5)，在所述相鄰的第二硅鍺層207之間形成空腔。

在去除掩膜層209后，同時去除NMOS區域22上的圖形化的硬掩膜層。

去除所述掩膜層209和第二鰭部205為濕法刻蝕工藝或者其他合適的刻蝕工藝。

在一實施例中，去除所述掩膜層209采用磷酸溶液，去除所述第二鰭部采用TMAH溶液或KOH溶液。

在去除第二鰭部205后，第二鰭部205兩側的第二硅鍺層207是分立的，后續可以在分立的第二硅鍺層207側壁和頂部表面上形成銦鋁砷層和位于銦鋁砷層表面的銦鎵砷層，每一個第二硅鍺層207與相應的銦鋁砷層和銦鎵砷層構成一個鰭部，因而，本發明的方法，在NMOS區域22可以一次形成至少兩個鰭部，提高了形成效率。

參考圖7，在所述第二硅鍺層207的側壁和頂部表面上形成銦鋁砷層212；在所述銦鋁砷層212的表面形成銦鎵砷層213。

所述銦鋁砷層212和銦鎵砷層213形成工藝為選擇性外延工藝。所述選擇性外延工藝可以為選擇性的分子束外延工藝。

在一實施例中，所述銦鋁砷層212的厚度為10～20nm；所述銦鎵砷213的厚度為1～10nm。

所述第二硅鍺層207作為形成銦鋁砷層212的緩沖層，使得形成的銦鋁砷層212的表面形貌平坦度較高，相應的所述銦鋁砷層212作為形成銦鎵砷層213時緩沖層，使得形成的銦鎵砷層213表面形貌的平坦度較高，銦鎵砷層213平坦度提高有利于提高后續形成N型鰭式場效應晶體管工作時溝道區載流子(電子)的遷移率。

每一個第二硅鍺層207及相應的銦鋁砷層212和銦鎵砷層213構成N型鰭式場效應晶體管的一個鰭部，N型鰭式場效應晶體管工作時，銦鎵砷層213中形成導電溝道。

參考圖8，在形成銦鎵砷層213后，去除鍺鰭部210表面所述氧化硅層211(參考圖7)。

去除所述氧化硅層211采用濕法刻蝕，在一實施例中，所述施法刻蝕采用的刻蝕溶液為氫氟酸。

本實施例中，在去除所述氧化硅層211時，同時去除鍺鰭部210上的圖形化的硬掩膜層204(參考圖7)。

參考圖9，在所述鍺鰭部210表面上形成第一高K柵介質層215，在所述銦鎵砷層213表面上形成第二高K柵介質層214。

所述第一高K柵介質層215和第二高K柵介質層214的材料為HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO。本實施例中，所述第一高K柵介質層215和第二高K柵介質層214的材料為Al₂O₃。

所述第一高K柵介質層215和第二高K柵介質層214的形成工藝為化學 氣相沉積或原子層沉積。

參考圖10，在所述第一高K柵介質層215表面上形成第一柵電極217，在所述第二高K柵介質層214表面上形成第二柵電極216。

所述第一柵電極217覆蓋鍺鰭部210表面上的第一高K柵介質層215。

所述第二柵電極216至少覆蓋一個第二硅鍺層207。

所述第一柵電極217和第二柵電極216的材料為W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一種或幾種。

本實施例中，所述第一柵電極217和第二柵電極216是分離的，在其他實施例中，第一柵電極217和第二柵電極216可以連接在一起。

雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。