一種tft陣列基板、顯示面板及顯示裝置的制造方法
【技術領域】
[0001]本發明涉及液晶顯示技術領域，尤其涉及一種TFT陣列基板、顯示面板及顯示裝置。
【背景技術】
[0002]目前來說，為了實現顯示產品的輕薄化，在顯示面板的掃描驅動電路的設計上，一般會采用陣列基板行驅動(Gate Driver on Array，GOA)技術即將柵極開關電路集成在陣列基板上形成對顯示面板的逐行掃描驅動，從而替代原先的單獨的柵極驅動集成電路部分的設計。如圖1所示，位于陣列基板上的低溫多晶娃柵極驅動電路100(vertical shiftregister，VSR，簡稱柵極驅動電路)一般設置在顯示區101的一側或者兩側，會占用顯示面板的邊框區域的較大面積，而目前顯示產品的主流設計是要求盡量減少邊框區域的面積。
[0003]如圖2所示，圖2為柵極驅動電路1000中各個部件布局的示意圖。一般來說，柵極驅動電路 1000 包括 VSR(vertical shift register) Bus (共通)走線 111、VSR 電容 112及VSR TFT器件113，現有技術中，VSR電容112所包括兩塊電極板，通常采用的是柵極金屬層112b和源/漏極金屬層112a。但是由于柵極金屬層112b或源漏極金屬層112a —般是由不透光的材料制成，故這種不透光的VSR電容112會影響顯示面板邊框的透過率，在紫外光照射固化封框膠時，由于VSR電容區域不透光，從而使得封框膠固化不良。
[0004]由柵極驅動電路的元件基本都是布置在陣列基板上的非顯示區，必定是占用較大的空間，從而使得實現窄邊框或者無邊框的設計理念變更較為困難。
【發明內容】
[0005]針對現有技術中存在的問題，本發明的目的是提供一種TFT陣列基板、顯示面板及顯示裝置。
[0006]根據本發明的一個示范性的實施例，提供一種TFT陣列基板，包括:一基板，所述基板上設有顯示區；
[0007]所述基板上設置有半導體層，位于所述半導體層上的柵極金屬層，位于所述柵極金屬層上的源漏極金屬層和位于所述源漏極金屬層上的公共電極層；
[0008]所述基板上設置覆蓋所述公共電極層的像素電極層；
[0009]所述顯示區包括多條形成于柵極金屬層上的掃描線、多條形成于源漏極金屬層上的數據線、多條所述掃描線與多條所述數據線交錯定義出多個呈陣列布置的子像素；
[0010]多個所述子像素相互分離設置，并形成有留空區；
[0011]所述顯示區還包括多個設置于所述留空區的柵極驅動電路元件；且所述公共電極層覆蓋所述柵極驅動電路元件。
[0012]根據本發明的一個示范性的實施例，提供一種顯示面板，包括上述的TFT陣列基板、彩膜基板及位于兩者之間的顯示介質層。
[0013]根據本發明的一個示范性的實施例，提供一種顯示裝置，包括上述的顯示面板。
[0014]通過上述技術方案，本發明公開了一種TFT陣列基板、顯示面板及顯示裝置，通過將柵極驅動電路及其柵極驅動電路元件集成在顯示區中，從而節省了現有技術中在非顯示區即邊框區域布置柵極驅動電路元件的空間，從而可以實現窄邊框甚至無邊框設計。
【附圖說明】
[0015]為了更清楚地說明本發明實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0016]圖1為現有技術中公開的一柵極驅動電路區示意圖；
[0017]圖2為現有技術中公開的又一柵極驅動電路區示意圖；
[0018]圖3為本發明實施例中公開的一種柵極驅動電路VSR示意圖；
[0019]圖4為圖3中柵極驅動電路VSR的等效電路圖；
[0020]圖5為本發明實施例中公開的一種陣列基板示意圖；
[0021]圖6為本發明實施例中公開的一個像素單元P的放大示意圖；
[0022]圖7為圖6中沿aa線方向的截面示意圖；
[0023]圖8為本發明實施例中公開的信號控制線的布置方式一示意圖；
[0024]圖9為本發明實施例中公開的信號控制線的布置方式又一示意圖；
[0025]圖10為圖9中沿bb線方向的截面示意圖；
[0026]圖11為本發明實施例中公開的第一種TFT的布置方式不意圖；
[0027]圖12為圖11中沿dd線方向的截面示意圖；
[0028]圖13為本發明實施例中公開的第二種TFT的布置方式示意圖；
[0029]圖14為圖13中沿ee線方向的截面示意圖；
[0030]圖15為本發明實施例中公開的第三種TFT的布置方式示意圖；
[0031]圖16為圖15中沿ff線方向的截面示意圖；
[0032]圖17為本發明實施例中公開的第四種TFT的布置方式示意圖；
[0033]圖18為圖17中沿cc線方向的截面示意圖；
[0034]圖19為本發明實施例中公開的一二極管型的TFT的布置方式示意圖；
[0035]圖20為圖19中沿gg線方向的截面示意圖；
[0036]圖21為本發明實施例中公開的又一二極管型的TFT的布置方式示意圖；
[0037]圖22為圖21中沿hh線方向的截面示意圖；
[0038]圖23為本發明實施例中公開的第一種電容器布置方式示意圖；
[0039]圖24為圖23中沿ii線方向的截面示意圖；
[0040]圖25為本發明實施例中公開的第二種電容器布置方式示意圖；
[0041]圖26為圖25中沿jj線方向的截面示意圖；
[0042]圖27為本發明實施例中公開的第三種電容器布置方式示意圖；
[0043]圖28為本發明實施例中公開的第四種電容器布置方式示意圖；
[0044]圖29為本發明實施例中公開的一電容器等效電路圖；
[0045]圖30為本發明實施例中公開的一種顯示面板示意圖；
[0046]圖31為本發明實施例中公開的一種顯示裝置示意圖。
【具體實施方式】
[0047]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0048]附圖中各器件的形狀和大小不反映其真實比例，目的只是示意說明本
【發明內容】
。
[0049]如圖3_圖7所不，本發明公開了一種TFT陣列基板1，包括:一基板11，在基板11上包括顯示區AA和非顯示區；其中，
[0050]如圖7(圖7為圖6中沿aa虛線的截面圖)所示，基板11上設置有半導體層13、覆蓋半導體層13柵極金屬層13、覆蓋柵極金屬層13上的源漏極金屬層14和覆蓋所述源漏極金屬層的公共電極層16 ;
[0051]另外，基板11上還設置覆蓋所述公共電極層16的像素電極層17。
[0052]如圖5-7所示，在顯示區內設有多條形成于柵極金屬層12上的掃描線、多條形成于源漏極金屬層14上的數據線、多條掃描線與多條數據線交錯定義出多個呈陣列布置的子像素；其中，多個子像素相互分離設置，并形成有留空區(如圖5中的虛線方框所示)；
[0053]如圖3-4所示，在顯示區AA中還包括多個設置于留空區(如圖5中的虛線方框所示)的柵極驅動電路VSR元件；另外，為了避免柵極驅動電路VSR工作時對陣列基板處于顯示狀態下的影響，需要設置公共電極層16將柵極驅動電路VSR元件覆蓋，通過公共電極層16來屏蔽來自柵極驅動電路VSR元件上的干擾信號。
[0054]繼續參考圖7(圖7為圖6中沿aa虛線的截面圖)所示，為了更好的屏蔽來自柵極驅動電路VSR元件上的干擾信號對陣列基板處于顯示狀態下的影響，需要在源漏極金屬層14和公共電極層16之間設有第一非導電介質層15。一般來說，第一非導電介質層15可以是鈍化層或有機膜層。對于鈍化層的材料，一般為氮化硅或者氧化硅等等。另外，為了進一步的保證陣列基板在顯示狀態下的無干擾信號，對第一非導電介質層15的厚度是有一定要求的，至少厚度為0.8 μ m，且小于等于5 μ m，在此厚度范圍內，厚度越大，對干擾信號的屏蔽效果越好。當然，從工藝的角度出發，較佳地，鈍化層或有機膜層的厚度范圍為2-3 μ m。在此厚度范圍內，既可以保證對干擾信號屏蔽基本完全，同時膜層厚度合適，不會使得陣列基板的整體厚度過大，從而違背當前技術中對產品輕薄化的要求。
[0055]繼續參考圖7所示，半導體層13是被柵極金屬層12所覆蓋，故從薄膜晶體管TFT的類型來說，是一種頂柵結構，即TFT的柵極是位于TFT的半導體之上。這種結構，當半導體層的材料為低溫多晶娃(low temperature p_Si，LTPS)半導體材料，會使得TFT的工作性質表現優異，同時在工藝制程上更為簡單易行，具體來說，LTPS工藝形成的p-Si結構是由許多Si原子的小規模結晶顆粒組而成，采用工藝溫度低于600°C的低溫多晶硅技術，可以使得TFT的電子迀移率達到300cm2/V.S。當采用“頂柵結構”時，TFT中的寄生電容可以通過柵極自對準工藝降低值最小，降低功耗，且在ELA(eximer laser annealing準分子激光退火)工藝時能夠比較容易得到均勻的P-Si。目前來說頂柵結構是LTPS-TFT的主流結構。本發明實施例是基于上述的“頂柵結構”為例進行闡述。
[0056]為了能夠在陣列基板上的顯示區AA中設置多個柵極驅動電路VSR元件，故需要在顯示區AA中設置多個留空區，以下將詳細闡述留空區的具體設置方式:
[0057]在顯示區AA中為了盡可能大的拉開子像素之間的間隙，以有足夠的空間放置柵極驅動電路VSR的元件，故需要對子像素的結構有特殊的設計。具體來說，如圖5和圖6所示，其中圖6是圖5中一個第一像素單元P的局部放大圖，在顯示區AA包括多個第一像素單元P，如圖6所示，每個第一像素單元P包括相鄰設置的第一子像素Pl和第二子像素Pl ;相鄰設置的第一數據線Dl和第二數據線D2位于所述第一子像素Pl和所述第二子像素P2之間，且第一子像素Pl和第二子像素P2分別與第一數據線Dl和第二數據線D2電連接。以第一子像素Pl為例，具體來說，第一子像素Pl中的像素電極通過其所對應的薄膜晶體管TFT的源/漏極連接到第一數據線Dl上，當第一子像素Pl處于顯示狀態時，第一數據線Dl向其傳輸顯示數據信號。
[0058]參考圖5-6所示，由于第一數據線Dl和第二數據線D2是相鄰設置，那么兩個相鄰的像素單元P之間無數據線設置，則可以在兩個相鄰的像素單元P之間設置沿數據線方向延伸的第一預設留空區Gl (如圖5中虛線方框所示)，如圖5所示。<