柵極驅動電路及其驅動方法、陣列基板和顯示裝置的制造方法
【技術領域】
[0001]本發明屬于顯示技術領域，具體涉及一種柵極驅動電路及其驅動方法、陣列基板和顯示裝置。
【背景技術】
[0002]現有技術中，顯示屏中每一像素結構均包括薄膜晶體管(ThinFilm Transistor,簡稱TFT)，其中的柵線驅動信號由驅動芯片(Driver IC)提供，通過時序控制器Tcon將矩形波形移位作為柵極驅動信號提供給顯示屏的柵線。
[0003]隨著薄膜晶體管技術的迅速發展，各個生產廠家正努力研究新技術以降低成本，從而提升產品的市場競爭力。陣列基板行驅動(Gate On Array，簡稱GOA)技術應運而生，其是將薄膜晶體管的柵極開關電路集成在陣列基板上，去掉柵極集成電路部分，從而節省了材料和工藝步驟，達到降低成本的目的。
[0004]現有的具有一個電容的GOA電路中，有的是通過一個時鐘信號控制下拉節點H)，然后再通過下拉節點ro控制上拉節點PU和輸出端OUT的下拉。但是，由于下拉節點ro的占空比為50%，所以輸出端OUT在掃描周期一半時間內被下拉，另一半時間懸浮floating，導致輸出端OUT的噪聲比較大;有的通過電源VDD控制下拉節點PD，從而使下拉節點PD—直處于高電壓狀態，這樣可以使上拉節點PU和輸出端OUT—直被拉低，這樣的結構雖然解決了噪聲問題，但是不利于薄膜晶體管的壽命。
[0005]可見，設計一種噪聲小，能保證薄膜晶體管具有較長壽命的驅動電路成為目前亟待解決的技術問題。
【發明內容】
[0006]本發明所要解決的技術問題是針對現有技術中存在的上述不足，提供一種柵極驅動電路及其驅動方法、陣列基板和顯示裝置，該柵極驅動電路噪聲小，能保證薄膜晶體管具有較長壽命。
[0007]解決本發明技術問題所采用的技術方案是該柵極驅動電路，包括多個級聯的柵極驅動單元，每一所述柵極驅動單元用于為一條柵線提供柵極驅動信號，所述柵極驅動單元包括輸入模塊、輸出模塊、復位模塊和保持模塊，其中:
[0008]所述輸入模塊，分別連接上拉節點、輸入信號和電源，用于將所述上拉節點的電壓上拉為高電平，所述上拉節點為所述輸入模塊與輸出模塊之間的連接點；
[0009]所述輸出模塊，分別連接所述上拉節點、第一時鐘信號，用于在第一時鐘信號和所述上拉節點的控制下通過輸出端輸出柵極驅動信號；
[0010]所述復位模塊，分別連接重置信號、所述上拉節點和參考電壓，用于在重置信號的控制下復位所述上拉節點的電壓；
[0011 ]所述保持模塊，分別連接輸入信號、下一級所述柵極驅動單元的所述上拉節點的信號、所述第一時鐘信號、第二時鐘信號、參考電壓、所述上拉節點和所述輸出模塊，用于將所述上拉節點的電壓和所述輸出模塊的輸出信號持續下拉為低電平。
[0012]優選的是，所述輸入模塊包括第一晶體管，所述第一晶體管的柵極連接輸入信號，第一極連接所述電源，第二極連接所述上拉節點。
[0013]優選的是，所述復位模塊包括第二晶體管，所述第二晶體管的柵極連接重置信號，第一極連接所述上拉節點，第二極連接所述參考電壓。
[0014]優選的是，所述輸出模塊包括第三晶體管和第一電容，其中:
[0015]所述第三晶體管，其柵極連接所述上拉節點，第一極連接所述第一時鐘信號，第二極連接所述第一電容的第二端；
[0016]所述第一電容，其第一端連接所述上拉節點，所述第一電容的第二端與所述第三晶體管的第二極的連接端為所述輸出端。
[0017]優選的是，所述保持模塊包括第四晶體管、第五晶體管、第六晶體管和第七晶體管，其中:
[0018]所述第四晶體管，其柵極連接第二時鐘信號，第一極連接輸入信號，第二極連接所述上拉節點；
[0019]所述第五晶體管，其柵極連接第一時鐘信號，第一極連接所述上拉節點，第二極連接下一級所述柵極驅動單元的所述上拉節點；
[0020]所述第六晶體管，其柵極連接第二時鐘信號，第一極連接所述輸出端，第二極連接參考電壓；
[0021]所述第七晶體管，其柵極連接第二時鐘信號，第一極連接所述輸出端，第二極連接下一級所述柵極驅動單元的所述上拉節點的信號。
[0022]優選的是，在末端的所述柵極驅動單元中還包括關閉模塊，所述關閉模塊包括第八晶體管，所述第八晶體管的柵極連接控制信號，第一極連接上拉節點，第二極連接參考信號。
[0023]—種陣列基板，包括上述的柵極驅動電路。
[0024]一種顯示裝置，包括上述的陣列基板。
[0025]一種上述的柵極驅動電路的驅動方法，包括輸入階段、輸出階段、復位階段、保持階段，其中:
[0026]在輸入階段:所述輸入模塊接收上一級所述柵極驅動單元的所述輸出模塊的輸出信號作為輸入信號，并將輸入信號存儲于所述上拉節點；
[0027]在輸出階段:在第一時鐘信號的控制下，通過所述輸出模塊的輸出端輸出高電平；
[0028]在復位階段:以下一級所述柵極驅動單元的所述輸出模塊的輸出信號作為重置信號，拉低所述上拉節點的電壓；
[0029]在保持階段:在第一時鐘信號和第二時鐘信號的控制下，保持拉低所述上拉節點和所述輸出端的電壓。
[0030]優選的是，在輸入階段:輸入信號為高電平，第一晶體管打開，上拉節點為高電平；第三晶體管打開，第一時鐘信號為低電平，輸出端輸出低電平;第二時鐘信號為高電平，第四晶體管、第六晶體管打開，上拉節點為高電平，輸出端被拉低;第一時鐘信號為低電平，第五晶體管、第七晶體管關閉；
[0031]在輸出階段:由于第一電容的自舉作用，上拉節點電平繼續升高，第三晶體管打開，第一時鐘信號為高電平，輸出端輸出高電平作為本級所述柵極驅動單元的柵極驅動信號；同時，第五晶體管、第七晶體管打開，此時，下一級所述柵極驅動單元的上拉節點為高電平，上拉節點仍為高電平；
[0032]在復位階段:重置信號為高電平，第二晶體管打開，上拉節點被拉低，第二時鐘信號為高電平，第四晶體管、第六晶體管打開，上拉節點和輸出端被拉低;第一時鐘信號為低電平，第五晶體管、第七晶體管關閉；
[0033]在保持階段:第二時鐘信號為低電平，第四晶體管、第六晶體管關閉，第一時鐘信號為高電平，第五晶體管、第七晶體管打開，上拉節點和輸出端被拉低;之后第二時鐘信號和第一時鐘信號交替為高低電平，分別控制第四晶體管、第六晶體管和第五晶體管、第七晶體管，上拉節點和輸出端保持被拉低。
[0034]優選的是，所述第一時鐘信號和所述第二時鐘信號為一對時序相同、相位相反的矩形脈沖波，其高低電平各占50%;并且，所述第二時鐘信號的高電平先于所述第一時鐘信號。
[0035]優選的是，還包括關閉階段，所述關閉階段中，第八晶體管打開，上拉節點和輸出端保持被拉低;其中:
[0036]從幀開始信號STV開啟，到末端的所述柵極驅動單元的輸出端輸出高電平，控制信號均為低電平；當末端的柵極驅動單元的輸出端輸出高電平后，一直到下一個幀開始信號有效，控制信號為高電平。
[0037]本發明的有益效果是:該柵極驅動電路及其相應的柵極驅動方法，使上拉節點PU和輸出端OUT—直被拉低，相對于現有技術中晶體管100%開啟時間的情況或者50%時間懸浮的情況，有效地解決了噪聲問題，而且有利于薄膜晶體管的壽命。
【附圖說明】
[0038]圖1為本發明實施例1中柵極驅動電路的模塊結構示意圖；
[0039]圖2為本發明實施例1中柵極驅動單元的電路原理圖；
[0040]圖3為本發明實施例1中柵極驅動單元的一種時序波形圖；
[0041 ]圖4為圖2的單向驅動的電路原理圖；
[0042]圖5為本發明實施例1柵極驅動電路中具有末