移位寄存器單元、柵極驅動電路及顯示裝置的制造方法
【技術領域】
[0001]本發明涉及顯示技術領域，尤其涉及一種移位寄存器單元、柵極驅動電路及顯示
目.0
【背景技術】
[0002]液晶顯示器現已廣泛應用于各個顯示領域，如家庭、公共場所、辦公場所以及個人電子相關產品等。液晶顯示面板主要包括:由陣列基板和彩膜基板對盒形成的液晶盒、偏光片以及背光模組等。陣列基板上分布有大量由柵極線和數據線交疊形成的薄膜晶體管(TFT)，柵極線控制著TFT的開關，在TFT開啟時，像素電極通過數據線進行充電或者放電，控制著施加在液晶分子上的電壓的大小，從而使得透過液晶分子的光能夠顯示不同的灰階。對于柵極進行驅動的電路叫柵極驅動電路，柵極驅動電路順序輸出掃描信號給柵極線，而掃描信號的產生通常由移位寄存器來產生。由于需求的不斷發展，有時需要液晶屏能夠逆向顯示，這就需要作為柵極驅動的移位寄存器具有雙向掃描功能。
[0003]如圖1所示為現有技術中常見的柵極驅動電路的結構示意圖，柵極驅動電路由多個移位寄存器單元級聯組成，每個移位寄存器單元的電路相同，如圖2所示，每個移位寄存器單元由9個薄膜晶體管(11、12、10、14、15、16、17、18和19)和1個電容((:1)構成，8卩91'1(:結構；如圖3所示為該柵極驅動電路的時序示意圖，工作過程為:第一階段，輸入信號端INl和復位信號IN2均為低電平，使得Ml、M2、M4關斷，此時PU為低電位，使得M3關斷，OUT輸出為低電位使得M6、M8關斷；時鐘信號CK為高電平時，使得M5、M9導通，這時PD的電位為高電平使得MlO導通，將OUT的電位拉低。第二階段，當輸入信號端INl為高電平，使得Ml導通，上拉節點PU為高電位，電容Cl進行預充電，M3導通，此時CK信號為低電平。第三階段，輸入信號端IN2為低電平，時鐘輸入端CK為高電平時電平，Ml關斷，PU點的電位保持高電平，M3導通，CLKl為高電平時，OUT輸出高電平，此時M8、M6導通，M5關斷，使得此時H)電位為低電平，MlO關斷，保證信號可以穩定輸出。第四階段，輸入信號端INl和CK均為低電平，IN2為高電平，此時M2、M4導通，對電容Cl和輸出端OUT進行放電，使得HJ點的電位和OUT均為低電平。在下一幀到來之前，該柵極驅動電路一直重復第四階段與第一階段。
[0004]上述柵極驅動電路，當PU點和CK同時為高時，需要通過M5、M6、M8、M9四個薄膜晶體管來設置ro點為低電位，電路連接復雜，整個柵極驅動電路占用的面積較大，所以占用基板的面積也大，不利于實現顯示面板的窄邊框;并且柵極驅動電路包括較多的薄膜晶體管，也會導致柵極驅動電路功耗的增加。
【發明內容】
[0005]本發明要解決的技術問題是提供一種移位寄存器單元、柵極驅動電路和顯示裝置，能夠利用較少的薄膜晶體管來組成移位寄存器單元，結構簡單，能夠節省柵極驅動電路占用的面積、降低柵極驅動電路的功耗。
[0006]為解決上述技術問題，本發明的實施例提供技術方案如下:
[0007]一方面，提供一種移位寄存器單元，包括輸入模塊、輸出模塊、下拉控制模塊和下拉模塊，所述輸入模塊分別與所述輸出模塊和所述下拉控制模塊連接，所述下拉模塊分別與所述下拉控制模塊和所述輸出模塊連接，所述輸入模塊、所述輸出模塊和所述下拉控制模塊交匯形成第一節點PU，所述下拉模塊的控制端為第二節點ro;
[0008]所述輸入模塊，用于接收輸入信號和第二時鐘信號，在輸入階段控制第一節點PU為高電平，使所述輸出模塊和所述下拉控制模塊導通;在輸出階段，保持第一節點PU的高電平，使所述輸出模塊輸出柵極驅動信號；在復位階段，控制第一節點PU為低電平，關斷所述輸出模塊；
[0009]所述輸出模塊，用于接收所述輸入模塊的輸出信號和第一時鐘信號，在輸入階段輸出低電平信號;在輸出階段輸出柵極驅動信號;在復位階段關斷；
[0010]所述下拉控制模塊，用于接收所述第二時鐘信號和所述輸入模塊的輸出信號，在輸入階段控制第二節點PD為高電平;在輸出階段控制第二節點PD為底電平;在復位階段向所述下拉模塊輸出下拉控制信號；
[0011]所述下拉模塊，用于接收所述下拉控制模塊輸出的下拉控制信號，在復位階段，拉低所述輸出模塊輸出的所述柵極驅動信號。
[0012]進一步地，所述輸入模塊包括第一薄膜晶體管和第一電容，所述第一薄膜晶體管的柵極接收所述第二時鐘信號，所述第一薄膜晶體管的源極接收所述輸入信號，所述第一薄膜晶體管的漏極連接至第一節點RJ;所述第一電容的一端與第一節點PU連接，另一端與所述輸出模塊的輸出端連接。
[0013]進一步地，所述輸出模塊包括第二薄膜晶體管，所述第二薄膜晶體管的柵極連接至第一節點PU，所述第二薄膜晶體管的源極接收所述第一時鐘信號，所述第二薄膜晶體管的漏極輸出所述柵極驅動信號。
[0014]進一步地，所述下拉模塊包括第三薄膜晶體管，所述第三薄膜晶體管的柵極連接至第二節點PD，所述第三薄膜晶體管的源極與所述輸出模塊的輸出端連接，所述第三薄膜晶體管的漏極連接至高電平信號輸出端。
[0015]進一步地，所述下拉控制模塊包括第四薄膜晶體管、第五薄膜晶體管和第二電容，所述第四薄膜晶體管的柵極和源極接收所述第二時鐘信號，所述第四薄膜晶體管的漏極連接至第二節點ro;所述第五薄膜晶體管的柵極連接至第一節點PU，所述第五薄膜晶體管的源極接收所述第二時鐘信號，所述第五薄膜晶體管的漏極連接至第二節點PD;所述第二電容的一端連接至第二節點ro，所述第二電容的另一端連接至高電平信號輸出端。
[0016]進一步地，所述第一時鐘信號和所述第二時鐘信號的脈寬相等，且占空比為50%，所述第二時鐘信號比所述第一時鐘信號超前1/2周期。
[0017]本發明實施例還提供了一種柵極驅動電路，包括如上所述的多個移位寄存器單元，所述多個移位寄存器單元依次級聯連接。
[0018]進一步地，第一級移位寄存器單元的輸入信號為數據進位信號；
[0019]第N+1級移位寄存器單元的輸入信號為第N級移位寄存器單元輸出的柵極驅動信號，N為自然數。
[0020]本發明實施例還提供了一種顯示裝置，包括如上所述的柵極驅動電路。
[0021]本發明的實施例具有以下有益效果:
[0022]上述方案中，每一個移位寄存器單元不需要使用下一移位寄存器單元的復位信號，而是通過自身電路結構實現自復位，能夠簡化移位寄存器單元的電路結構和布局布線，利用較少的薄膜晶體管來組成移位寄存器單元，結構簡單，能夠節省柵極驅動電路占用的面積，有利于實現顯示裝置的窄邊框，另外，還可以降低柵極驅動電路的功耗。
【附圖說明】
[0023]圖1為現有柵極驅動電路的級連圖；
[0024]圖2為現有移位寄存器單元的電路示意圖；
[0025]圖3為現有柵極驅動電路的時序圖；
[0026]圖4為本發明實施例移位寄存器單元的結構示意圖；
[0027]圖5為本發明實施例移位寄存器單元的電路示意圖；
[0028]圖6為本發明實施例柵極驅動電路的級連圖；
[0029]圖7為本發明實施例柵極驅動電路的時序圖。
【具體實施方式】
[0030]為使本發明的實施例要解決的技術問題、技術方案和優點更加清楚，下面將結合附圖及具體實施例進行詳細描述。
[0031]本發明的實施例針對現有技術中柵極驅動電路占用的面積較大、功耗較大的問題，提供一種移位寄存器單元、柵極驅動電路和顯示裝置，能夠利用較少的薄膜晶體管來組成移位寄存器單元，結構簡單，能夠節省柵極驅動電路占用的面積、降低柵極驅動電路的功耗。
[0032]實施例一
[0033]本實施例提供一種移位寄存器單元，如圖4所示，本實施例的移位寄存器單元包括輸入模塊1、輸出模塊11、下拉控制模塊12和下拉模塊13，輸入模塊1分別與輸出模塊11和下拉控制模塊12連接，下拉模塊13分別與下拉控制模塊12和輸出模塊11連接，其中，輸入模塊10、輸出模塊11和下拉控制模塊12交匯形成第一節點PU，下拉模塊13的控制端為第二節點PD;
[0034]輸入模塊10，用于接收輸入信號和第二時鐘信號，在輸入階段控制第一節點PU為高電平，使輸出模塊11和下拉控制模塊12導通;在輸出階段，保持第一節點PU的高電平，使輸出模塊11輸出柵極驅動信號;在復位階段，控制第一節點PU為低電平，關斷輸出模塊11;
[0035]輸出模塊11，用于接收輸入模塊10的輸出信號和第一時鐘信號，在輸入階段輸出低電平信號;在輸出階段輸出柵極驅動信號;在復位階段關斷；
[0036]下拉控制模塊12，用于接收第二時鐘信號和輸入模塊10的輸出信號，在輸入階段控制第二節點ro為高電平;在輸出階段控制第二節點PD為底電平;在復位階段向下拉模塊13輸出下拉控制信號；
[0037]下拉模塊13，用于接收下拉控制模塊12輸出的下拉控制信號，在復位階段，拉低輸出模塊11輸出的柵極驅動信號。
[0038]本實施例中，每一個移位寄存器單元不需要使用下一移位寄存器單元的復位信號，而是通過自身電路結構實現自復位，能夠簡化移位寄存器單元的電路結構和布局布線，利用較少的薄膜晶體管來組成移位寄存器單元，結構簡單，能夠節省柵極驅動電路占用的面積，有利于實現顯示裝置的窄邊框，另外，還可以降低柵極驅動電路的功耗。
[0039]具體實施例中，輸入模塊可以通過第一薄膜晶體管和第一電容來實現，輸入模塊10包括第一薄膜晶體管和第一電容，第一薄膜晶體管的柵極接收第二時鐘信號，第一薄膜晶體管的源極接收輸入信號，第一薄膜晶體管的漏極連接至第一節點PU，可以為輸出模塊和下拉控制模塊提供高電平信號；第一電容的一端與第一節點PU連接，另一端與輸出模塊的輸出端連接，可以保持第一節點PU的高電位。
[0040]進一