像素電路的制作方法
【技術領域】
[0001]本發明關于一種像素電路，尤其是關于一種高反應速率的像素電路。
【背景技術】
[0002]傳統液晶顯示器中，藉由像素電路寫入及維持數據信號，并利用偏轉液晶分子來達到調變灰階的效果。由于當前液晶顯示器的趨勢以高解析度以及高畫值為訴求，液晶顯示器的驅動頻率由原本的60赫茲(Hertz, Hz)逐漸提高至120赫茲甚至240赫茲以上。對應于驅動頻率，液晶顯示器所使用的液晶材料也必須要具有相應的反應速率。因此，具有高反應速率的液晶材料逐漸成為液晶顯示器中備受重視的材料。
[0003]但是由于其材料特性使然，具有高反應速率的液晶材料的介電系數會受到操作頻率的影響而改變。例如在某些情況下，當操作頻率大于一特定頻率時，其介電系數會大幅的降低，造成液晶的等效電容值下降，導致液晶無法因應數據信號而具有正確的跨壓。隨著驅動頻率的提高，所述液晶材料的此等電容頻率效應也因而更加的顯著。
【發明內容】
[0004]本發明公開一種像素電路可降低液晶材料因其材料特性所造成的電容頻率效應的問題。
[0005]本發明公開了一種像素電路。像素電路包含第一電容、第二電容、液晶電容、第一開關、第二開關、第三開關、上拉電路與下拉電路。上拉電路具有第一端、第二端與上拉控制端。下拉電路具有第三端、第四端與下拉控制端。第一電容兩端分別電性耦接第一節點與一接地端。第一開關分別電性耦接第一節點與第一數據輸入端。液晶電容兩端分別電性耦接第二節點與第三節點。第二開關分別電性耦接第二節點與第二數據輸入端。上拉電路的上拉控制端電性耦接第一節點，第一端電性耦接高電壓準位，第二端電性耦接第二節點。下拉電路的下拉控制端電性耦接第四節點，第三端電性耦接第二節點，第四端電性耦接接地端。第二電容兩端分別電性耦接第二節點與第四節點。第三開關分別電性耦接第四節點與接地端。第一開關用以受控于控制信號并選擇性地將第一數據輸入端導通至第一節點。第二開關用以受控于控制信號并選擇性地將第二數據輸入端導通至第二節點。第三開關用以受控于控制信號并選擇性地將第四節點導通至接地端。上拉電路用以根據上拉控制端跟第二端的電位差，控制上拉電路導通或關閉。下拉電路用以根據第四節點與接地端之間的電位差，控制下拉電路導通或關閉。
[0006]在本發明的一個實施例中，第一數據輸入端與第二數據輸入端用以接收數據信號。當第三節點的電壓準位低于或等于數據信號的電壓準位，而控制信號、數據信號為高準位，且第三節點的電壓準位為低準位時，第一開關、第二開關與第三開關依據控制信號而導通。第一電容、第二電容與液晶電容被數據信號充電。而且，第一節點與第二節點的電壓準位被充至數據信號的電壓準位，第四節點接地。此外，當第三節點的電壓準位低于或等于數據信號的電壓準位，而控制信號、數據信號由高準位轉變為低準位，且第三節點的電壓準位為低準位時，第一開關、第二開關與第三開關不導通，液晶電容的等效電容值變大，第二節點與第四節點的電壓準位變低。而上拉電路依據第一節點與第二節點的電位差以高電壓準位對液晶電容充電。且第一節點的電壓準位維持為數據信號的電壓準位，第二節點被充至穩態電壓準位，穩態電壓準位為數據信號的電壓準位減去偏移電壓值，第四節點的電壓準位為負的偏移電壓值。
[0007]本發明公開了另一種像素電路。所述的像素電路包含第一電容、第二電容、液晶電容、第一開關、第二開關、第三開關、上拉電路與下拉電路。上拉電路具有上拉控制端、第一端與第二端。下拉電路具有下拉控制端、第三端與第四端。第一電容兩端分別電性耦接第一節點與第二節點。第一開關分別電性耦接第二節點與第一數據輸入端。液晶電容兩端分別電性耦接第二節點與第三節點。第二開關分別電性耦接第一節點與高電壓準位。上拉電路的上拉控制端電性耦接第一節點，第一端電性耦接高電壓準位，第二端電性耦接第二節點。下拉電路的下拉控制端電性耦接第四節點，第三端電性耦接第二節點，第四端電性耦接接地端。第二電容兩端分別電性耦接第四節點與接地端。第三開關分別電性耦接第四節點與第二數據輸入端。第一開關用以受控于控制信號并選擇性地將第一數據輸入端導通至第二節點。第二開關用以受控于控制信號并選擇性地將高電壓準位導通至第一節點。第三開關用以受控于控制信號并選擇性地將第四節點導通至第二數據輸入端。上拉電路根據上拉控制端跟第一端的電位差，控制上拉電路導通或關閉。下拉電路根據第四節點與第二節點之間的電位差，控制下拉電路導通或關閉。
[0008]在本發明的另一個實施例中，第一數據輸入端與第二數據輸入端用以接收數據信號。當第三節點的電壓準位低于或等于數據信號的電壓準位，而控制信號為低準位，數據信號為高準位，且第三節點的電壓準位為低準位時，第一開關、第二開關與第三開關依據控制信號而導通。第一電容被數據信號與高電壓準位充電，第二電容與液晶電容被數據信號充電。而且，第一節點的電壓準位被充至高電壓準位，第二節點與第四節點的電壓準位被充至數據信號的電壓準位。此外，第三節點的電壓準位低于或等于數據信號的電壓準位，而控制信號由低準位轉變為高準位，數據信號由高準位轉變為低準位。且第三節點的電壓準位為低準位時，第一開關、第二開關與第三開關不導通。液晶電容的等效電容值變大，第一節點與第二節點的電壓準位變低。而上拉電路依據第一節點與高電壓準位的電位差而以高電壓準位對液晶電容充電。且第一節點被充至第一穩態電壓準位，第一穩態電壓準位為高電壓準位減去偏移電壓值。第二節點被充至第二穩態電壓準位，第二穩態電壓準位為數據信號的電壓準位減去偏移電壓值。第四節點的電壓準位維持為數據信號的電壓準位。
[0009]以上關于本發明的內容及以下關于實施方式的說明用以示范與闡明本發明的精神與原理，并提供對本發明的權利要求保護范圍更進一步的解釋。
【附圖說明】
[0010]圖1A繪示依據本發明一實施例中像素電路的電路示意圖。
[0011]圖1B繪示依據對應于圖1A中像素電路的時序示意圖。
[0012]圖2繪示依據本發明一實施例中像素電路于正極性操作時的各節點的電壓變化模擬示意圖。
[0013]圖3A繪示依據本發明另一實施例中像素電路的電路示意圖。
[0014]圖3B繪示依據對應于圖3A中像素電路的時序示意圖。
[0015]其中，附圖標記:
[0016]1、1’像素電路
[0017]13上拉電路
[0018]131上拉電路的第一端
[0019]132上拉電路的第二端
[0020]133上拉電路的控制端
[0021]14下拉電路
[0022]141下拉電路的第一端
[0023]142下拉電路的第二端
[0024]143下拉電路的控制端
[0025]Csn 第一電容
[0026]211第一電容的第一端
[0027]212第一電容的第二端
[0028]CST2 第二電容
[0029]221第二電容的第一端
[0030]222第二電容的第二端
[0031]Q液晶電容
[0032]231液晶電容的第一端
[0033]232液晶電容的第二端
[0034]&第一數據輸入端
[0035]N2第二數據輸入端
[0036]NA第一節點
[0037]NB第二節點
[0038]NOT第三節點
[0039]Nc第四節點
[0040]SWi 第一開關
[0041]111第一開關的第一端
[0042]112第一開關的第二端
[0043]113第一開關的控制端
[0044]SW2 第二開關
[0045]121第二開關的第一端
[0046]122第二開關的第二端
[0047]123第二開關的控制端
[0048]SW3第三開關
[0049]151第三開關的第一端
[0050]152第三開關的第二端
[0051]153第三開關的控制端
[0052]SW4第四開關
[0053]SW5第五開關
[0054]G[N]控制信號
[0055]VDATA數據電壓
[0056]VDD高電壓準位
[0057]調變電壓
[0058]VTH4、VTH5 門檻電壓
[0059]?\第一時間區間
[0060]Τ2第二時間區間
[0061]Τ3第三時間區間
[0062]Τ4第四時間區間
【具體實施方式】
[0063]以下在實施方式中敘述本發明的詳細特征，其內容足以使任何本領域的技術人員了解本發明的技術內容并據以實施，且依據本說明書所公開的內容、權利要求保護范圍及附圖，任何本領域的技術人員可輕易地理解本發明相關的目的及優點。以下實施例進一步說明本發明的諸面向，但非以任何面向限制本發明的范疇。
[0064]請參照圖1Α，圖1Α繪示依據本發明一實施例中像素電路的電路示意圖。如圖1Α所示，像素電路1包含第一電容CST1、第一開關SW1、液晶電容Q、第二開關SW2、上拉電路13、下拉電路14、第二電容CST2與第三開關SW3。其中第一電容CST1具有第一端211與第二端212，第二電容CST2具有第一端221與第二端222,液晶電容具有第一端231與第二端232。第一開關SWi具有第一端111、第二端112與控制端113,第二開關SW2具有第一端121、第二端122與控制端123,第三開關SW3具有第一端151、第二端152與控制端153。上拉電路13具有第一端131、第二端132與上拉控制端133,下拉電路14具有第一端141、第二端142與下拉控制端143。
[0065]第一電