基于fpga的v-by-one編解碼系統及方法
【技術領域】
[0001]本發明涉及大尺寸液晶模組的測試技術領域，具體地指一種基于FPGA(Field —Programmable Gate Array，即現場可編程門陣列)的V_BY_0NE(—種高清數字顯示接口 )編解碼系統及方法。
【背景技術】
[0002]隨著消費的需求提升，液晶模組尺寸越來越大，分辨率越來越高，液晶模組的測試裝置所需要的信號的帶寬越來越高，目前基于傳統LVDS(Low-Voltage DifferentialSignaling，低壓差分信號)接口的測試裝置，是由芯片直接輸出多組低壓差分測試信號進行液晶模組的檢測，存在如下技術問題:
[0003]1、基于LVDS接口的測試裝置中的低壓差分信號速率低(大多數低壓差分信號速率在IGbps以下，最高不超過1.5Gbps)，高帶寬需要的傳輸線纜繁多；
[0004]2、基于LVDS接口的測試裝置中的每組低壓差分信號均需要傳輸時鐘，多組低壓差分信號需要對應的多路時鐘，降低了有效帶寬。
[0005]3、多路低壓差分信號傳輸時的功耗大，電磁干擾嚴重。
[0006]針對上述技術問題，技術人員開發出了基于ASIC專有芯片的V-BY-ONE ( 一種專用于圖像傳輸的數字接口標準)測試裝置，該裝置將輸出的低壓差分測試信號經過ASIC專有芯片轉換成V-BY-ONE信號，并用轉換后的V-BY-ONE信號進行液晶模組的檢測，經過一段時間的使用后，技術人員發現上述基于ASIC專有芯片的V-BY-ONE測試裝置存在如下技術問題:
[0007]1、基于ASIC專有芯片的V-BY-ONE測試裝置的單芯片支持通道少，多通道(即多個芯片)時導致PCB (Printed Circuit Board，印制電路板)面積大，功耗高。
[0008]2、基于ASIC專有芯片的V-BY-ONE測試裝置的系統復雜，同步困難；
[0009]3、基于ASIC專有芯片的V-BY-ONE測試裝置在進行測試時，需要將低壓差分信號轉換為V-BY-ONE信號，需要增加相應的轉換接口，增加了測試裝置額外的體積；
[0010]4、基于ASIC專有芯片的V-BY-ONE測試裝置的速率范圍固定，靈活性差，不能支持高速率傳輸。
【發明內容】
[0011]本發明的目的就是要提供一種基于FPGA的V-BY-ONE編解碼系統及方法，該系統和方法能使液晶測試裝置的體積和功耗大幅減小，同時集成度大幅提高。
[0012]為實現此目的，本發明所設計的基于FPGA的V-BY-ONE編解碼系統，其特征在于:包括組包模塊、第一雙時鐘先入先出隊列模塊、編碼模塊、擾碼模塊、串并轉換器和解碼單元，其中，所述組包模塊的信號輸出端通過第一雙時鐘先入先出隊列模塊(Double ClockFIFO,First Input First Output)連接編碼模塊的信號輸入端，編碼模塊的信號輸出端連接擾碼模塊的信號輸入端，擾碼模塊的信號輸出端通過串并轉換器連接解碼單元的信號輸入端。
[0013]所述解碼單元包括解擾模塊、解包模塊、解碼模塊、第二雙時鐘先入先出隊列模塊，所述解擾模塊的信號輸入端與串并轉換器連接，解擾模塊的信號輸出端連接解包模塊的信號輸入端，解包模塊的信號輸出端連接解碼模塊的信號輸入端，解碼模塊的信號輸出端連接第二雙時鐘先入先出隊列模塊的信號輸入端。
[0014]一種V-BY-ONE編解碼的方法，它包括如下步驟:
[0015]步驟1:分離視頻輸入信號送入組包模塊I內按V-BY-ONE協議的規則進行組包處理，形成包含視頻數據和控制數據的數據包；
[0016]步驟2:組包模塊將包含視頻數據和控制數據的數據包發送到第一雙時鐘先入先出隊列模塊進行時鐘域轉換處理，將包含視頻數據和控制數據的數據包的時鐘域轉換到V-BY-ONE信號接口層對應的時鐘域；
[0017]步驟3:第一雙時鐘先入先出隊列模塊將轉換時鐘域后的數據包發送到編碼模塊，在編碼模塊中對轉換時鐘域后的數據包按照V-BY-ONE協議規定的模式進行編碼，形成V-BY-ONE協議模式數據包；
[0018]步驟4:編碼模塊將編碼后形成的V-BY-ONE協議模式數據包送入擾碼模塊進行擾碼處理；
[0019]步驟5:擾碼模塊將擾碼處理后的V-BY-ONE協議模式數據包通過串并轉換器發送到解擾模塊進行與上述擾碼處理對應的解擾處理；
[0020]步驟6:解擾模塊將解擾處理后的V-BY-ONE協議模式數據包送入解包模塊進行與上述組包對應的解包處理，還原成上述V-BY-ONE協議模式數據包；
[0021 ] 步驟7:解包模塊將解包處理后形成的V-BY-ONE協議模式數據包發送到解碼模塊進行與上述編碼對應的解碼處理，得到V-BY-ONE接口時鐘域下的視頻信號，該視頻信號包括對應的視頻數據和控制數據；
[0022]步驟8:解碼模塊將上述V-BY-ONE接口時鐘域下的視頻信號發送給第二雙時鐘先入先出隊列模塊進行時鐘域轉換處理，將V-BY-ONE接口時鐘域下的視頻信號還原為與上述分離視頻輸入信號的時鐘域對應的分離視頻輸出信號。
[0023]本發明的有益效果:
[0024]本發明中設置的組包模塊、第一雙時鐘先入先出隊列模塊、編碼模塊、擾碼模塊、串并轉換器、解擾模塊、解包模塊、解碼模塊和第二雙時鐘先入先出隊列模塊采用FPGA實現，在大尺寸模組測試設備中，極大的提高集成度，減小體積，FPGA架構有利于更快的V-BY-ONE信號傳輸速度。
[0025]另外，本發明可以充分利用FPGA具有的多路收發器，在一個FPGA內可布置多路本發明的V-BY-ONE編解碼系統，能同時進行多路V-BY-ONE編解碼處理(傳統的ASCI專有芯片只能處理2路)，減小了系統復雜性，降低系統功耗，本發明的結構簡單，相比傳統ASCI專有芯片的復雜結構，本發明更容易保證多路V-BY-ONE編解碼處理之間的同步；
[0026]同時，本發明充分利用了FPGA接口的多樣性(如晶體管至晶體管邏輯電平信號接口、低壓差分信號接口、數字顯示接口和移動產業處理器接口)，解決專有ASCI專有芯片只能支持LVDS信號的問題，提供了良好的靈活性。
【附圖說明】
[0027]圖1為本發明的結構框圖。
[0028]其中，I一組包模塊、2—第一雙時鐘先入先出隊列模塊、3—編碼模塊、4一擾碼模塊、5—串并轉換器、6—解擾模塊、7—解包模塊、8—解碼模塊、9 一第二雙時鐘先入先出隊列模塊。
【具體實施方式】
[0029]以下結合附圖和具體實施例對本發明作進一步的詳細說明:
[0030]一種基于FPGA的V-BY-ONE編解碼系統，如圖1所示，包括組包模塊1、第一雙時鐘先入先出隊列模塊2、編碼模塊3、擾碼模塊4、串并轉換器5、解擾模塊6、解包模塊7、解碼模塊8、第二雙時鐘先入先出隊列模塊9，其中，所述組包模塊I的信號輸出端通過第一雙時鐘先入先出隊列模塊2連接編碼模塊3的信號輸入端，編碼模塊3的信號輸出端連接擾碼模塊4的信號輸入端，擾碼模塊4的信號輸出端通過串并轉換器5連接解擾模塊6的信號輸入端，解擾模塊6的信號輸出端連接解包模塊7的信號輸入端，解包模塊7的信號輸出端連接解碼模塊8的信號輸入端，解碼模塊8的信號輸出端連接第二雙時鐘先入先出隊列模塊9的信號輸入端。
[0031]上述技術方案中，所述組包模塊I的信號輸入端用于接入分離視頻輸入信號，所述第二雙時鐘先入先出隊列模塊9的信號輸出端用于輸出分離視頻輸出信號。
[0032]上述技術方案中，所述分離的視頻信號包括視頻數據和控制數據。
[0033]上述技術方案中，所述分離的視頻信號由圖形信號發生器或信號解碼模塊提供。
[0034]上述技術方案中，所述信號解碼模塊為晶體管至晶體管邏輯電平(TTL，transistor transistor logic)信號解碼模塊或低壓差分信號解碼模塊或數字顯示(DP, DisplayPort)接口信號解碼模塊或移動產業處理器接口(MIPI，Mobile IndustryProcessor Interface)信號解碼模塊。
[0035]—種利用上述系統進行V-BY-ONE編解碼的方法，它包括如下步驟:
[0036]