一種移位寄存器及陣列基板柵極驅動裝置的制造方法
【技術領域】
[0001]本發明涉及液晶顯示驅動技術領域，尤其涉及一種移位寄存器及陣列基板柵極驅動裝置。
【背景技術】
[0002]在多數平板顯示中都要用到移位寄存器，通過將柵極驅動裝置整合于液晶面板中實現的移位寄存器。近年來，移位寄存器(Gate on Array, GOA)技術被廣泛應用于液晶顯示面板中，所以人們對GOA的使用壽命、GOA工作消耗以及GOA工作的穩定性的要求越來越尚O
[0003]現有技術中，一個移位寄存器是由多個移位寄存器中每個GOA單元的電路結構參見圖1所示，然而，當CLKB為高電平時，M5的柵極為高電平，M5導通，I3DCN節點為高電平，M6的柵極和漏極均為高電平，M6導通，節點H)點會處于充電過程且變為高電平；當CLKB為低電平時，因為M5的延遲作用，使得M6的柵極依然為高電平，但M6的源極為低電平，使得節點H)點與CLKB直接相連，而此時CLKB為低電平，所以H)點會處于放電過程且變為低電平。經過周期性的充電和放電過程增加了移位寄存器的工作損耗，同時經過若干個GOA單元后，CLKB的波形延遲更嚴重，PD點電壓信號產生嚴重的衰減，從而影響顯示畫面的品質。
[0004]綜上所示，現有技術提供的移位寄存器，增加了移位寄存器的工作損耗，使ro點電壓信號產生嚴重衰減，且降低了其工作的穩定性。
【發明內容】
[0005]本發明實施例提供了一種移位寄存器及陣列基板柵極驅動裝置，用以降低移位寄存器的工作損耗，減小第二下拉節點電壓信號的衰減，從而提高其工作的穩定性。
[0006]本發明實施例提供了一種移位寄存器，其中相同的移位寄存器單元多級連接，該移位寄存器單元包括:輸入模塊、輸出模塊、復位模塊、第一上拉模塊、第二上拉模塊、第一下拉模塊、第二下拉模塊、控制模塊和保持模塊；其中，
[0007]輸入模塊，響應于輸入信號，用于將第一時鐘信號電壓提供給上拉節點，其中，上拉節點為輸入模塊的輸出節點；
[0008]輸出模塊，響應于上拉節點，用于將第二時鐘信號電壓提供給輸出端子；
[0009]復位模塊，響應于復位信號，用于將電源負極電壓提供給上拉節點和輸出端子；
[0010]第一上拉模塊，響應于第一時鐘信號，用于將第一時鐘信號電壓提供給第一下拉節點，其中，第一下拉節點為第一上拉模塊的輸出節點；
[0011]第二上拉模塊，響應于第一下拉節點電壓信號，用于將第一時鐘信號電壓提供給第二下拉節點，其中，第二下拉節點為第二上拉模塊的輸出節點；
[0012]第一下拉模塊，響應于上拉節點電壓信號，用于將電源負極電壓提供給第一下拉節點；
[0013]第二下拉模塊，響應于上拉節點電壓信號，用于將電源負極電壓提供給第二下拉節點；
[0014]控制模塊，響應于第二時鐘信號，用于將電源負極電壓提供給第一下拉節點；
[0015]保持模塊，響應于第一時鐘信號和第二下拉節點，用于將電源負極電壓提供給輸出端子。
[0016]由于本發明實施例提供的移位寄存器，降低了每個移位寄存器單元中的工作損耗，減小了第二下拉節點電壓信號的衰減，從而提高了每個移位寄存器單元工作的穩定性。
[0017]較佳地，所述輸入模塊，包括:
[0018]第一薄膜晶體管，其柵極連接輸入信號端，源極連接第一時鐘信號端，漏極作為輸入模塊的輸出節點，即作為上拉節點；
[0019]第一電容，連接于第一薄膜晶體管的漏極和第一時鐘信號端之間。
[0020]較佳地，所述輸出模塊，包括:
[0021]第二薄膜晶體管，其柵極連接上拉節點，源極連接第二時鐘信號端，漏極連接輸出端子；
[0022]第二電容，連接于上拉節點和輸出端子之間。
[0023]較佳地，所述復位模塊，包括:
[0024]第三薄膜晶體管，其柵極連接復位信號，其源極連接上拉節點，其漏極連接電源負極電壓端；
[0025]第四薄膜晶體管，其柵極連接復位信號，其源極連接輸出端子，其漏極連接電源負極電壓端。
[0026]較佳地，所述第一上拉模塊，包括:
[0027]第五薄膜晶體管，其柵極和源極連接第一時鐘信號端，漏極作為第一上拉模塊的輸出節點，即作為第一下拉節點。
[0028]較佳地，所述第二上拉模塊，包括:
[0029]第六薄膜晶體管，其柵極連接第一下拉節點，源極連接第一時鐘信號端，漏極作為第二上拉模塊的輸出節點，即作為第二下拉節點。
[0030]較佳地，所述第一下拉模塊，包括:
[0031]第七薄膜晶體管，其柵極連接上拉節點，源極連接電源負極電壓端，漏極連接第一下拉節點。
[0032]較佳地，所述第二下拉模塊，包括:
[0033]第八薄膜晶體管，其柵極連接上拉節點，源極連接第二下拉節點，漏極連接電源負極電壓端。
[0034]較佳地，所述控制模塊，包括:
[0035]第九薄膜晶體管，其柵極連接第二時鐘信號端，源極連接電源負極電壓端，漏極連接第一下拉節點。
[0036]控制模塊用于控制第二上拉模塊，使得第六薄膜晶體管立即關斷，防止保持模塊中的薄膜晶體管的柵極直接與第一時鐘信號相連，減小了信號的衰減和延遲。
[0037]較佳地，所述保持模塊，包括:
[0038]第十薄膜晶體管，其柵極連接第二下拉節點，源極連接上拉節點，漏極連接電源負極電壓端；
[0039]第十一薄膜晶體管，其柵極連接第二下拉節點，源極連接輸出端子，漏極連接電源負極電壓端；
[0040]第十二薄膜晶體管，其柵極連接第一時鐘信號端，源極連接輸出端子，漏極連接電源負極電壓端。
[0041]本發明實施例提供了一種陣列基板柵極驅動裝置，該陣列基板柵極驅動裝置包括級聯的如本發明實施例提供的任一移位寄存器。
【附圖說明】
[0042]圖1為現有技術提供的一種移位寄存器的結構示意圖；
[0043]圖2為本發明實施例提供的一種移位寄存器的結構示意圖；
[0044]圖3為本發明實施例提供的移位寄存器的控制信號時序圖；
[0045]圖4為本發明實施例提供的一種陣列基板柵極驅動裝置結構示意圖。
【具體實施方式】
[0046]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，并不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0047]本發明實施例提供了一種移位寄存器及陣列基板柵極驅動裝置，用以降低移位寄存器的工作損耗，減小信號的衰減，從而提高其工作的穩定性。
[0048]需要說明的是，本發明實施例中第一時鐘信號CLKl相當于現有技術中CLKB時鐘信號，第二時鐘信號CLK2相當于現有技術中CLK時鐘信號，電源負極提供的電壓VSS為低電平，本發明實施例中提到的薄膜晶體管TFT均為N型TFT，且所有TFT的柵極電壓為高電平時導通，低電平時斷開。
[0049]本發明實施例中的移位寄存器是針對現有技術中提供的非晶硅工藝下的移位寄存器的改進，CLKU CLK2為高頻方波信號，高電平是液晶陣列柵極高壓信號，低電平是VSS電壓。
[0050]實施例一
[0051]參見圖2，本發明實施例提供的一種移位寄存器，其中相同的移位寄存器單元多級連接，該移位寄存器單元包括:
[0052]輸入模塊201，響應于輸入信號INTPUT，用于將第一時鐘信號電壓CLKl提供給上拉節點PU點，其中，上拉節點為輸入模塊的