一種柵極驅動電路的制作方法

文檔序號：11097171閱讀：558來源：國知局

本發明涉及顯示驅動技術領域，尤其涉及一種柵極驅動電路。

背景技術：

隨著顯示技術的發展，越來越多的顯示面板集成了觸控功能，其觸控原理分為互電容觸控技術和自電容觸控技術，其中，所述自電容觸控技術由于相較于互電容觸控技術只需一層觸控電極，更適應于顯示面板輕薄化的發展。

目前自電容式觸控顯示面板通過將所述顯示面板中的公共電極層分成多個公共電極單元，采用分時驅動的方式，將所述公共電極單元復用為觸控電極單元，以進一步降低所述顯示面板的厚度，同時，還提高了生產效率，降低了生產成本。

具體的，在觸控檢測階段，需要將觸控顯示面板中各柵極線的電位拉低，使其保持低電平，以減弱各柵極線與觸控電極之間的電容耦合作用，提高觸控檢測精度。對此，現有觸控顯示面板的柵極驅動電路，通常采用額外增加控制電極線電連接至各柵極線對應的掃描單元的輸出端的方式，來實現觸控檢測階段各柵極線的電位拉低，但是，由于觸控顯示面板中，柵極線的數量較多，使得柵極驅動電路中電連接至部分柵極線對應的掃描單元的電連接線長度較長，寬度較大，從而導致觸控顯示面板的邊框區面積較大，不利于窄邊框的實現。

技術實現要素：

為解決上述技術問題，本發明實施例提供了一種柵極驅動電路，以減小包括該柵極驅動電路的觸控顯示面板的邊框面積，從而有利于窄邊框的實現。

為解決上述問題，本發明實施例提供了如下技術方案：

一種柵極驅動電路，其特征在于，所述柵極驅動電路包括n級掃描單元，所述n級掃描單元為第一級掃描單元至第n級掃描單元，n為不小于2的整數；其中，每一級掃描單元包括：第一掃描單元、第二掃描單元、第一電壓端、第二電壓端、第三電壓端、第一控制端；

所述第一掃描單元包括：第一輸入模塊、第一上拉控制模塊、第二上拉控制模塊、第一生成模塊、第一下拉控制模塊、第二下拉控制模塊、第一上拉節點、第一下拉節點、第一信號端、第一時鐘信號端、第二控制端和第一輸出模塊、第一控制模塊、第二控制端；

所述第二掃描單元包括：第二輸入模塊、第三輸入模塊、第三上拉控制模塊、第四上拉控制模塊、第二生成模塊、第三下拉控制模塊、第四下拉控制模塊、第二上拉節點、第二下拉節點、第三控制端、第四控制端、第二信號端、第二時鐘信號端和第二輸出模塊、第二控制模塊；其中，

所述第一輸入模塊響應于所述第一控制端的信號控制所述第一電壓端與所述第一上拉節點之間的接通狀態以及所述第三電壓端和所述第一下拉節點之間的接通狀態，并響應于所述第二控制端的信號控制所述第二電壓端與所述第一上拉節點之間的接通狀態，所述第一電壓端和所述第二電壓端輸出信號的電平相反；

所述第一上拉控制模塊響應于所述第一上拉節點的信號控制所述第一下拉節點與所述第三電壓端之間的接通狀態以及所述第三電壓端與所述第一生成模塊之間的接通狀態；

所述第二上拉控制模塊響應于所述第二上拉節點的信號控制所述第三電壓端與所述第一生成模塊之間的接通狀態；

所述第一生成模塊在所述第三電壓端和所述第一生成模塊不接通時，響應于所述第一信號端的信號控制所述第一信號端與所述第一下拉節點之間的接通狀態；

所述第一下拉控制模塊響應于所述第一下拉節點的信號控制所述第三電壓端和所述第一上拉節點之間的接通狀態以及所述第三電壓端和所述第一輸出端之間的接通狀態；

所述第二下拉控制模塊響應于所述第二下拉節點的信號控制所述第三電壓端和所述第一上拉節點之間的接通狀態、所述第三電壓端和所述第一輸出端之間的接通狀態；

所述第一輸出模塊響應于所述第一上拉節點的信號控制所述第一時鐘信號端與所述第一輸出端之間的接通狀態；

所述第一控制模塊響應于所述第一信號端和所述第二信號端的信號，控制所述第三電壓端與所述第一輸出端之間的接通狀態；

所述第二輸入模塊響應于所述第三控制端的信號控制所述第一電壓端與所述第二上拉節點之間的接通狀態，并響應于所述第四控制端的信號控制所述第二電壓端與所述第二上拉節點之間的接通狀態；

所述第三輸入模塊響應于所述第一控制端的信號，控制所述第三電壓端與所述第二下拉節點之間的接通狀態；

所述第三上拉控制模塊響應于所述第二上拉節點的信號控制所述第三電壓端和所述第二下拉節點之間的接通狀態以及所述第三電壓端與所述第二生成模塊之間的接通狀態；

所述第四上拉控制模塊響應于所述第一上拉節點的信號控制所述第二生成模塊與所述第三電壓端之間的接通狀態；

所述第二生成模塊在所述第三電壓端與所述第二生成模塊不接通時，響應于所述第二信號端的信號控制所述第二信號端與所述第二下拉節點之間的接通狀態；

所述第三下拉控制模塊響應于所述第二下拉節點的信號控制所述第三電壓端和所述第二上拉節點之間的接通狀態以及所述第三電壓端和所述第二輸出端之間的接通狀態；

所述第四下拉控制模塊響應于所述第一下拉節點的信號控制所述第三電壓端和所述第二上拉節點之間的接通狀態以及所述第三電壓端和所述第二輸出端之間的接通狀態；

所述第二輸出模塊響應于所述第二上拉節點的信號控制所述第二時鐘信號端與所述第二輸出端之間的接通狀態；

所述第二控制模塊響應于所述第一信號端和第二信號端的信號，控制所述第三電壓端與所述第二輸出端之間的接通狀態；

其中，所述第一控制模塊響應于所述第一信號端和第二信號端的信號，在顯示階段控制所述第三電壓端與所述第一輸出端之間不通過第一控制模塊，在觸控階段控制所述第三電壓端和所述第一輸出端之間通過第一控制模塊導通；所述第二控制模塊響應于所述第一信號端和第二信號端的信號，在顯示階段控制所述第三電壓端與所述第二輸出端之間不通過第二控制模塊接通，在觸控階段控制所述第三電壓端和所述第二輸出端之間導通通過第二控制模塊接通。

可選的，所述第一信號端輸入的信號在第一時間段恒為第一電平信號，在第二時間段具有至少一個第二電平信號，所述第一電平信號的脈沖寬度大于所述第二電平信號的脈沖寬度；所述第二信號端輸入的信號在第一時間段具有至少一個第二電平信號，第二時間段恒為第一電平信號，其中，第一時間段和第二時間段交錯設置。

可選的，所述第三電壓端包括第一子電壓端和第二子電壓端，其中，所述第二子電壓端的電壓小于或等于所述第一子電壓端的電壓。

可選的，所述第一控制模塊包括：

第二十七晶體管和第二十八晶體管，所述第二十七晶體管的控制端電連接至所述第一信號端，第一端電連接至所述第一子電壓端，第二端電連接至所述第二十八晶體管的第一端；所述第二十八晶體管的控制端電連接至所述第二信號端，第二端電連接至所述第一輸出端；

所述第二控制模塊包括：第三十五晶體管和第三十六晶體管，所述第三十五晶體管的控制端電連接至所述第一信號端，第一端電連接所述第一子電壓端，第二端電連接至所述第三十六晶體管的第一端；所述第三十六晶體管的控制端電連接至所述第二信號端，第二端電連接至所述第二輸出端。

可選的，所述第一下拉控制模塊包括：第五晶體管和第六晶體管，其中，所述第五晶體管的控制端電連接所述第一下拉節點，第一端電連接所述第二子電壓端，第二端電連接所述第一上拉節點；所述第六晶體管的控制端電連接所述第一下拉節點，第一端電連接所述第一子電壓端，第二端電連接所述第一輸出端；

所述第二下拉控制模塊包括：第七晶體管和第八晶體管；其中，所述第七晶體管的控制端電連接至所述第二下拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第一上拉節點；

所述第八晶體管的控制端電連接至所述第二下拉節點，第一端電連接至所述第一子電壓端，第二端電連接所述第一輸出端。

可選的，所述第三下拉控制模塊包括：第十八晶體管和第十七晶體管，其中，所述第十八晶體管的控制端電連接所述第二下拉節點，第一端電連接所述第二子電壓端，第二端電連接所述第二上拉節點；所述第十七晶體管的控制端電連接所述第二下拉節點，第一端電連接所述第一子電壓端，第二端電連接所述第二輸出端；

所述第四下拉控制模塊包括第十六晶體管和第十四晶體管，其中，所述第十六晶體管的控制端電連接至所述第一下拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第二上拉節點；所述第十四晶體管的控制端電連接至所述第一下拉節點，第一端電連接至所述第一子電壓端，第二端電連接至所述第二輸出端。

可選的，所述第一輸出模塊包括：第九晶體管和第一電容，所述第九晶體管的控制端電連接所述第一上拉節點，第一端連接所述第一時鐘信號端，第二端電連接所述第一輸出端；所述第一電容的第一端電連接所述第一上拉節點，第二端電連接所述第一輸出端；

所述第二輸出模塊包括：第十五晶體管和第二電容，所述第十五晶體管的控制端電連接所述第二上拉節點，第一端電連接所述第二時鐘信號端，第二端電連接所述第二輸出端；所述第二電容第一端電連接所述第二上拉節點，第二端電連接所述第二輸出端。

可選的，所述第一輸出端包括：第一子輸出端和第二子輸出端；所述第二輸出端包括第三子輸出端和第四子輸出端。

可選的，所述第一控制模塊包括：

第二十七晶體管和第二十八晶體管，所述第二十七晶體管的控制端電連接至所述第一信號端，第一端電連接至所述第一子電壓端，第二端電連接至所述第二十八晶體管的第一端；所述第二十八晶體管的控制端電連接至所述第二信號端，第二端電連接至所述第一子輸出端；

所述第二控制模塊包括：第三十五晶體管和第三十六晶體管，所述第三十五晶體管的控制端電連接至所述第一信號端，第一端電連接所述第一子電壓端，第二端電連接至所述第三十六晶體管的第一端；所述第三十六晶體管的控制端電連接至所述第二信號端，第二端電連接至所述第三子輸出端。

可選的，所述第一下拉控制模塊包括：第五晶體管、第六晶體管和第三十一晶體管，其中，所述第五晶體管的控制端電連接所述第一下拉節點，第一端電連接所述第二子電壓端，第二端電連接所述第一上拉節點；所述第六晶體管的控制端電連接所述第一下拉節點，第一端電連接所述第一子電壓端，第二端電連接所述第一子輸出端；所述第三十一晶體管的控制端電連接所述第一下拉節點，第一端電連接所述第二子電壓端，第二端電連接所述第二子輸出端；

所述第二下拉控制模塊包括：第七晶體管、第八晶體管、第三十晶體管；其中，所述第七晶體管的控制端電連接至所述第二下拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第一上拉節點；所述第八晶體管的控制端電連接至所述第二下拉節點，第一端電連接至所述第一子電壓端，第二端電連接所述第一子輸出端；所述第三十晶體管的控制端電連接至所述第二下拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第二子輸出端。

可選的，所述第三下拉控制模塊包括：包括：第十八晶體管、第十七晶體管和第三十三晶體管，其中，所述第十八晶體管的控制端電連接所述第二下拉節點，第一端電連接所述第二子電壓端，第二端電連接所述第二上拉節點；所述第十七晶體管的控制端電連接所述第二下拉節點，第一端電連接所述第一子電壓端，第二端電連接所述第三子輸出端；所述第三十三晶體管的控制端電連接所述第二下拉節點，第一端電連接所述第二子電壓端，第二端電連接所述第四子輸出端；

所述第四下拉控制模塊包括第十六晶體管、第十四晶體管和第三十四晶體管，其中，所述第十六晶體管的控制端電連接至所述第一下拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第二上拉節點；所述第十四晶體管的控制端電連接至所述第一下拉節點，第一端電連接至所述第一子電壓端，第二端電連接至所述第三子輸出端；所述第三十四晶體管的控制端電連接至所述第一下拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第四子輸出端。

可選的，所述第一輸出模塊包括：第九晶體管、第一電容和第二十九晶體管，所述第九晶體管的控制端電連接所述第一上拉節點，第一端連接所述第一時鐘信號端，第二端電連接所述第一子輸出端；所述第一電容的第一端電連接所述第一上拉節點，第二端電連接所述第一子輸出端；所述第二十九晶體管的控制端電連接所述第一上拉節點，第一端電連接所述第一時鐘信號端，第二端電連接所述第二子輸出端；

所述第二輸出模塊包括：第十五晶體管、第二電容和第三十二晶體管，所述第十五晶體管的控制端電連接所述第二上拉節點，第一端電連接所述第二時鐘信號端，第二端電連接所述第三子輸出端；所述第二電容第一端電連接所述第二上拉節點，第二端電連接所述第三子輸出端；所述第三十二晶體管的控制端電連接所述第二上拉節點，第一端電連接所述第二時鐘信號端，第二端電連接所述第四子輸出端。

可選的，還包括第五控制端，所述第一掃描單元還包括：第七控制模塊，所述第七控制模塊響應于所述第五控制端的信號，控制所述第二子電壓端與所述第一上拉節點之間的接通狀態；所述第二掃描單元還包括第八控制模塊，所述第八控制模塊響應于所述第五控制端的信號，控制所述第二子電壓端與所述第二上拉節點之間的接通狀態。

可選的，所述第七控制模塊包括第三十七晶體管，所述第三十七晶體管的控制端連接至所述第五控制端，第一端電連接至所述第二子電壓端，第二端電連接至所述第一上拉節點；所述第八控制模塊包括第三十八晶體管，所述第三十八晶體管的控制端電連接至所述第五控制端，第一端電連接至所述第二子電壓端，第二端電連接至所述第二上拉節點。

可選的，所述第一輸入模塊包括：第一晶體管、第二晶體管和第三晶體管，所述第一晶體管的控制端電連接至所述第一控制端，第一端電連接至所述第一電壓端，第二端電連接至所述第一上拉節點；所述第二晶體管的控制端電連接至所述第二控制端，第一端電連接至所述第二電壓端，第二端電連接至所述第一上拉節點；所述第三晶體管的控制端電連接至所述第一控制端，第一端電連接至所述第二子電壓端，第二端電連接至所述第一下拉節點；

所述第二輸入模塊包括：第二十五晶體管和第二十六晶體管，其中，所述第二十五晶體管的控制端電連接至所述第三控制端，第一端電連接至所述第一電壓端，第二端電連接至所述第二上拉節點；所述第二十六晶體管的控制端電連接至所述第四控制端，第一端電連接至所述第二電壓端，第二端電連接至所述第二上拉節點；

所述第三輸入模塊包括第二十三晶體管，所述第二十三晶體管的控制端電連接至所述第一控制端，第一端電連接至所述第二子電壓端，第二端電連接至所述第二下拉節點。

可選的，所述第一上拉控制模塊包括第四晶體管和第十三晶體管，所述第四晶體管的控制端電連接至所述第一上拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第一下拉節點；所述第十三晶體管的控制端電連接至所述第一上拉節點，第一端電連接至第二子電壓端，第二端電連接所述第一生成模塊；

所述第二上拉控制模塊包括第十二晶體管，所述第十二晶體管的控制端電連接至所述第二上拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第一生成模塊；

所述第三上拉控制模塊包括第二十晶體管和第二十一晶體管，所述第二十一晶體管的控制端電連接至所述第二上拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第二下拉節點；所述第二十晶體管的控制端電連接至所述第二上拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第二生成模塊；

所述第四上拉控制模塊包括第二十二晶體管，所述第二十二晶體管的控制端電連接至所述第一上拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第二生成模塊。

可選的，所述第一生成模塊包括第十晶體管和第十一晶體管，其中，所述第十晶體管的控制端和第一端均電連接至所述第一信號端，第二端同時電連接所述第一下拉控制模塊和所述第二上拉控制模塊；所述第十一晶體管的控制端電連接所述第十晶體管的第二端，第一端電連接所述第一信號端，第二端電連接所述第一下拉節點；

所述第二生成模塊包括第十九晶體管和第二十四晶體管，所述第二十四晶體管的控制端和第一端均電連接至所述第二信號端，第二端同時電連接所述第三上拉控制模塊和所述第四上拉控制模塊；第十九晶體管的控制端電連接所述第二十四晶體管的第二端，第一端電連接至所述第二信號端，第二端電連接至所述第二下拉節點。

可選的，所述第十三晶體管和第十二晶體管的寬長比均大于所述第十晶體管的寬長比；

所述第二十晶體管和第二十二晶體管的寬長比均大于所述第二十四晶體管的寬長比。

可選的，定義相鄰兩級所述掃描單元為第i級掃描單元和第i+1級掃描單元，i為不大于n的正整數；

所述第i級掃描單元的第一輸出端與所述第i+1級掃描單元的第一控制端相連，所述第i+1級掃描單元的第一輸出端與所述第i級掃描單元的第二控制端相連；

所述第i級掃描單元的第二輸出端與所述第i+1級掃描單元的第三控制端相連，所述第i+1級掃描單元的第二輸出端與所述第i級掃描單元的第四控制端相連；

以及，奇數級所述掃描單元的第一時鐘信號端為同一信號端、且第二時鐘信號端為同一信號端，偶數級所述掃描單元的第一時鐘信號端為同一信號端、且第二時鐘信號端為同一信號端。

可選的，當所述第一輸出端包括第一子輸出端和第二子輸出端，所述第二輸出端包括第三子輸出端和第四子輸出端時，

所述第i級掃描單元的第二子輸出端與所述第i+1級掃描單元的第一控制端相連，所述第i+1級掃描單元的第二子輸出端與所述第i級掃描單元的第二控制端相連；

所述第i級掃描單元的第四子輸出端與所述第i+1級掃描單元的第三控制端相連，所述第i+1級掃描單元的第四子輸出端與所述第i級掃描單元的第四控制端相連。

一種柵極驅動電路，所述柵極驅動電路包括n級掃描單元，所述n級掃描單元為第一級掃描單元至第n級掃描單元，n為不小于2的整數；其中，每一級掃描單元包括：第一掃描單元、第二掃描單元、第一電壓端、第二電壓端、第三電壓端、控制節點；

所述第一掃描單元包括：第一輸入模塊、第一上拉控制模塊、第二上拉控制模塊、第一生成模塊、第一下拉控制模塊、第二下拉控制模塊、第一上拉節點、第一下拉節點、第一信號端、第一時鐘信號端、第一控制端、第二控制端和第一輸出模塊、第一控制模塊、第三控制模塊、；

所述第二掃描單元包括：第二輸入模塊、第三上拉控制模塊、第四上拉控制模塊、第二生成模塊、第三下拉控制模塊、第四下拉控制模塊、第二上拉節點、第二下拉節點、第三控制端、第四控制端、第二信號端、第二時鐘信號端和第二輸出模塊、第二控制模塊、第四控制模塊；其中，

所述第一輸入模塊響應于所述第一控制端的信號控制所述第一電壓端與所述第一上拉節點之間的接通狀態以及所述第一電壓端與所述控制節點之間的接通狀態，并響應于所述第二控制端的信號控制所述第二電壓端與所述第一上拉節點之間的接通狀態，所述第一電壓端和所述第二電壓端輸出信號的電平相反；

所述第二上拉控制模塊響應于所述第二上拉節點的信號控制所述第三電壓端與所述第一生成模塊之間的接通狀態；

所述第一下拉控制模塊響應于所述第一下拉節點的信號控制所述第三電壓端和所述第一上拉節點之間的接通狀態、所述第三電壓端和所述第一輸出端之間的接通狀態以及所述第三電壓端與所述控制節點之間的接通狀態；

所述第一輸出模塊響應于所述第一上拉節點的信號控制所述第一時鐘信號端與所述第一輸出端之間的接通狀態；

所述第一控制模塊響應于所述第一信號端和所述第二信號端的信號，控制所述第三電壓端與所述第一輸出端之間的接通狀態；

所述第三控制模塊響應于所述控制節點的信號，控制所述第三電壓端與所述第一下拉節點之間的接通狀態；

所述第二輸入模塊響應于所述第三控制端的信號控制所述第一電壓端與所述第二上拉節點之間的接通狀態，并響應于所述第四控制端的信號控制所述第二電壓端與所述第二上拉節點之間的接通狀態以及所述第二電壓端與所述控制節點之間的接通狀態；

所述第四上拉控制模塊響應于所述第一上拉節點的信號控制所述第二生成模塊與所述第三電壓端之間的接通狀態；

所述第三下拉控制模塊響應于所述第二下拉節點的信號控制所述第三電壓端和所述第二上拉節點之間的接通狀態、所述第三電壓端和所述第二輸出端之間的接通狀態以及所述第三電壓端與所述控制節點之間的接通狀態；

所述第二輸出模塊響應于所述第二上拉節點的信號控制所述第二時鐘信號端與所述第二輸出端之間的接通狀態；

所述第二控制模塊響應于所述第一信號端和第二信號端的信號，控制所述第三電壓端與所述第二輸出端之間的接通狀態；

所述第四控制模塊響應于所述控制節點的信號，控制所述第三電壓端與所述第二下拉節點之間的接通狀態；

其中，所述第一控制模塊響應于所述第一信號端和第二信號端的信號，在顯示階段控制所述第三電壓端與所述第一輸出端之間不通過第一控制模塊接通，在觸控階段控制所述第三電壓端和所述第一輸出端之間通過第一控制模塊接通；所述第二控制模塊響應于所述第一信號端和第二信號端的信號，在顯示階段控制所述第三電壓端與所述第二輸出端之間不通過第二控制模塊接通，在觸控階段控制所述第三電壓端和所述第二輸出端之間導通通過第二控制模塊接通。

可選的，所述第三電壓端包括第一子電壓端和第二子電壓端，其中，所述第二子電壓端的電壓小于或等于所述第一子電壓端的電壓。

可選的，所述第一控制模塊包括：

可選的，所述第一下拉控制模塊包括：第五晶體管、第六晶體管和第四十三晶體管，其中，所述第五晶體管的控制端電連接所述第一下拉節點，第一端電連接所述第二子電壓端，第二端電連接所述第一上拉節點；所述第六晶體管的控制端電連接所述第一下拉節點，第一端電連接所述第一子電壓端，第二端電連接所述第一輸出端；所述第四十三晶體管的控制端電連接所述第一下拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述控制節點；

所述第二下拉控制模塊包括：第七晶體管和第八晶體管；其中，所述第七晶體管的控制端電連接至所述第二下拉節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第一上拉節點；所述第八晶體管的控制端電連接至所述第二下拉節點，第一端電連接至所述第一子電壓端，第二端電連接所述第一輸出端。

可選的，所述第三下拉控制模塊包括：第十八晶體管、第十七晶體管和第四十四晶體管，其中，所述第十八晶體管的控制端電連接所述第二下拉節點，第一端電連接所述第二子電壓端，第二端電連接所述第二上拉節點；所述第十七晶體管的控制端電連接所述第二下拉節點，第一端電連接所述第一子電壓端，第二端電連接所述第二輸出端；所述第四十四晶體管的控制端電連接至所述第二下拉節點，第一端連接所述第二子電壓端，第二端電連接至所述控制節點；

可選的，所述第三控制模塊包括第三十九晶體管，所述第三十九晶體管的控制端電連接至所述控制節點，第一端電連接至所述第二子電壓端，第二端電連接至所述第一下拉節點；所述第四控制模塊包括第四十晶體管，所述第四十晶體管的控制端電連接至所述控制節點，第一端電連接至第二子電壓端，第二端電連接至所述第二下拉節點。

可選的，所述第一掃描單元還包括第五控制模塊，所述第五控制模塊的控制端電連接至所述第一輸出端，第一端電連接至所述第二子電壓端，第二端電連接至所述控制節點；所述第二掃描單元還包括第六控制模塊，所述第六控制模塊的控制端電連接至所述第二輸出端，第一端電連接至所述第二子電壓端，第二端電連接至所述控制節點。

可選的，所述第五控制模塊包括第四十一晶體管，所述第四十一晶體管的控制端電連接至所述第一輸出端，第一端電連接至所述第二子電壓端，第二端電連接至所述控制節點；所述第六控制模塊包括第四十二晶體管，所述第四十二晶體管的控制端電連接至所述第二輸出端，第一端電連接至所述第二子電壓端，第二端電連接至所述控制節點。

可選的，所述第十三晶體管和第十二晶體管的寬長比均大于所述第十晶體管的寬長比；

所述第二十晶體管和第二十二晶體管的寬長比均大于所述第二十四晶體管的寬長比。

可選的，定義相鄰兩級所述掃描單元為第i級掃描單元和第i+1級掃描單元，i為不大于n的正整數；

所述第i級掃描單元的第一輸出端與所述第i+1級掃描單元的第一控制端相連，所述第i+1級掃描單元的第一輸出端與所述第i級掃描單元的第二控制端相連；

所述第i級掃描單元的第二輸出端與所述第i+1級掃描單元的第三控制端相連，所述第i+1級掃描單元的第二輸出端與所述第i級掃描單元的第四控制端相連；

本發明實施例所提供的柵極驅動電路，在各掃描單元中設置第一控制模塊和第二控制模塊，在觸控階段利用第一控制模塊使第一輸出端維持低電位，同時利用第二控制模塊使第二輸出端維持低電位，從而減弱該柵極驅動電路應用的觸控顯示面板中各柵極線與觸控電極之間的電容耦合作用，提高觸控檢測精度；并且增加的走線較短，線寬較小，占用邊框面積較小，有利于窄邊框的實現。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本發明一個實施例所提供的柵極驅動電路中掃描單元的結構示意圖；

圖2為本發明一個實施例所提供的柵極驅動電路中第一信號端和第二信號端輸入信號的時序圖；

圖3為本發明另一個實施例所提供的柵極驅動電路中掃描單元的結構示意圖；

圖4為一個薄膜晶體管的漏電流Ids隨其柵極與漏極之間的電壓差Vgs的變化曲線示意圖；

圖5為本發明又一個實施例所提供的柵極驅動電路中掃描單元的結構示意圖；

圖6為本發明再一個實施例所提供的柵極驅動電路中掃描單元的結構示意圖；

圖7為本發明又一個實施例所提供的柵極驅動電路中掃描單元的結構示意圖；

圖8為本發明再一個實施例所提供的柵極驅動電路中掃描單元的結構示意圖；

圖9為本發明一個實施例所提供的柵極驅動電路中各掃描單元級聯的結構示意圖；

圖10為本發明另一個實施例所提供的柵極驅動電路中各掃描單元級聯的結構示意圖；

圖11為本發明又一個實施例所提供的柵極驅動電路中掃描單元的結構示意圖；

圖12為圖11所示柵極驅動電路中掃描單元的一種具體結構示意圖；

圖13為本發明再一個實施例所提供的柵極驅動電路中掃描單元的結構示意圖；

圖14為本發明又一個實施例所提供的柵極驅動電路中掃描單元的結構示意圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是本發明還可以采用其他不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施例的限制。

本發明實施例提供了一種柵極驅動電路，所述柵極驅動電路包括n級掃描單元，所述n級掃描單元為第一級掃描單元至第n級掃描單元，n為不小于2的整數；如圖1所示，每一級掃描單元包括：第一掃描單元、第二掃描單元、第一電壓端FW、第二電壓端BW、第三電壓端VGL、第一控制端SET1；所述第一掃描單元包括：第一輸入模塊101、第一上拉控制模塊102、第二上拉控制模塊103、第一生成模塊106、第一下拉控制模塊104、第二下拉控制模塊105、第一上拉節點P1、第一下拉節點Q1、第一信號端V1、第一時鐘信號端CK1和第一輸出模塊107、第一控制模塊108、第二控制端RESET1；第二掃描單元包括：第二輸入模塊201、第三輸入模塊209、第三上拉控制模塊202、第四上拉控制模塊203、第二生成模塊206、第三下拉控制模塊204、第四下拉控制模塊205、第二上拉節點P2、第二下拉節點Q2、第三控制端SET2、第四控制端RESET2、第二信號端V2、第二時鐘信號端CK2和第二輸出模塊207、第二控制模塊208。

在本發明實施例中，第一輸入模塊101響應于第一控制端SET1的信號控制第一電壓端FW與第一上拉節點P1之間的接通狀態以及第三電壓端VGL與第一下拉節點Q1之間的接通狀態，并響應于第二控制端RESET1的信號控制第二電壓端BW與第一上拉節點P1之間的接通狀態。其中，第一控制端SET1和第二控制端RESET1的信號不同時為高電平，從而使得第一電壓端FW與第一上拉節點P1之間接通時，第二電壓端BW與第一上拉節點P1之間不接通，當第二電壓端BW與第一上拉節點P1之間接通時，第一電壓端FW與第一上拉節點P1之間不接通，且第一電壓端FW和第二電壓端BW輸出信號的電平相反，從而使得第一電壓端FW與第一上拉節點P1接通時和第二電壓端BW與第一上拉節點P1接通時，第一上拉節點P1為不同電平。

下面以第一電壓端FW為高電平，第二電壓端BW為低電平，第三電壓端VGL為低電平為例，對本發明實施例所提供的第一掃描單元進行描述。

具體的，當第一控制端SET1為高電平時，第二控制端RESET1為低電平時，第一電壓端FW與第一上拉節點P1之間接通，第一電壓端FW的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉高，且第三電壓端VGL與第一下拉節點Q1之間接通，第三電壓端VGL的信號傳輸至第一下拉節點Q1，將第一下拉節點Q1的電位拉低。當第一控制端SET1為低電平，第二控制端RESET1為高電平時，第一電壓端FW與第一上拉節點P1之間截止，第三電壓端VGL與第一下拉節點Q1之間截止，第二電壓端BW的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低。

繼續如圖1所示，第一上拉控制模塊102響應于第一上拉節點P1的信號控制第一下拉節點Q1與第三電壓端VGL之間的接通狀態以及第三電壓端VGL與第一生成模塊106之間的接通狀態。當第一上拉節點P1為高電平時，第一下拉節點Q1與第三電壓端VGL之間接通，第三電壓端VGL的信號傳輸至第一下拉節點Q1，將第一下拉節點Q1的電位拉低，第三電壓端VGL與第一生成模塊106之間接通，控制第一生成模塊106無信號輸出。當第一上拉節點P1為低電平時，第一下拉節點Q1與第三電壓端VGL之間不通過第一上拉控制模塊102接通，第三電壓端VGL與第一生成模塊106之間也不通過第一上拉控制模塊102接通，第一上拉控制模塊102對第一生成模塊106的信號輸出不起控制作用。

第二上拉控制模塊103響應于第二上拉節點P2的信號控制第三電壓端VGL與第一生成模塊106之間的接通狀態。當第二上拉節點P2為高電位時，第三電壓端VGL與第一生成模塊106之間接通，控制第一生成模塊106無信號輸出，當第二上拉節點P2為低電位時，第三電壓端VGL與第一生成模塊106之間不通過第二上拉控制模塊103接通，第二上拉控制模塊103對第一生成模塊106的信號輸出不起控制作用。

第一生成模塊106在第三電壓端VGL與第一生成模塊106之間不接通時，響應于第一信號端V1的信號控制第一信號端V1與第一下拉節點Q1之間的接通狀態。在第三電壓端VGL與第一生成模塊106之間不接通的前提下，當第一信號端V1與第一下拉節點Q1之間接通時，將第一信號端V1輸出的信號傳輸至第一下拉節點Q1控制第一下拉控制模塊104的工作；當第三電壓端VGL與第一生成模塊106之間接通時，第一生成模塊106響應于第三電壓端VGL的信號而無信號輸出。

第一下拉控制模塊104響應于第一下拉節點Q1的信號控制第三電壓端VGL與第一上拉節點P1之間的接通狀態以及第三電壓端VGL與第一輸出端Gout1之間的接通狀態。具體的，當第一下拉節點Q1為高電位時，第三電壓端VGL與第一上拉節點P1之間接通，將第三電壓端VGL的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低，并維持低電位，且第三電壓端VGL與第一輸出端Gout1之間接通，將第三電壓端VGL的信號傳輸至第一輸出端Gout1，并經第一輸出端Gout1輸出；當第一下拉節點Q1為低電位時，第三電壓端VGL與第一上拉節點P1之間不通過第一下拉控制模塊104接通且第三電壓端VGL與第一輸出端Gout1之間不通過第一下拉控制模塊104接通。

第二下拉控制模塊105響應于第二下拉節點Q2的信號控制第三電壓端VGL與第一上拉節點P1之間的接通狀態以及第三電壓端VGL與第一輸出端Gout1之間的接通狀態。當第二下拉節點Q2為高電位時，第三電壓端VGL與第一上拉節點P1之間接通，將第三電壓端VGL的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低，并維持低電位，且第三電壓端VGL與第一輸出端Gout1之間接通，將第三電壓端VGL的信號傳輸至第一輸出端Gout1，從第一輸出端Gout1輸出；當第二下拉節點Q2為低電位時，第三電壓端VGL與第一上拉節點P1之間不通過第二下拉控制模塊105接通且第三電壓端VGL與第一輸出端Gout1之間不通過第二下拉控制模塊105接通。

第一輸出模塊107響應于第一上拉節點P1的信號控制第一時鐘信號端CK1與第一輸出端Gout1之間的接通狀態。當第一上拉節點P1為高電平時，第一輸出模塊107控制第一時鐘信號端CK1與第一輸出端Gout1之間接通，將第一時鐘信號端CK1的信號傳輸至第一輸出端Gout1，并經第一輸出端Gout1輸出。

第一控制模塊108響應于第一信號端V1和第二信號端V2的信號，控制第三電壓端VGL與第一輸出端Gout1之間的接通狀態。當第一信號端V1和第二信號端V2的信號均為高電平時，所述第一控制模塊108控制第三電壓端VGL與所述第一輸出端Gout1之間接通，使得第三電壓端VGL的電壓傳輸至所述第一輸出端Gout1，將所述第一輸出端Gout1的電位拉低；

需要說明的是，在本發明實施例中，第一控制模塊108響應于第一信號端V1和第二信號端V2的信號，在顯示階段控制第三電壓端VGL與第一輸出端Gout1不通過第一控制模塊108接通，以保證第一控制模塊108的設置不會影響所述掃描單元在顯示階段的驅動工作，在觸控階段控制第三電壓端VGL與第一輸出端Gout1通過第一控制模塊108直接接通，使得第一輸出端Gout1維持低電位，從而減弱該柵極驅動電路應用的觸控顯示面板中各柵極線與觸控電極之間的電容耦合作用，提高觸控檢測精度。需要說明的是，觸控電極可由顯示面板的公共電極復用，公共電極層分成多個公共電極單元，采用分時驅動的方式，將所述公共電極單元復用為觸控電極單元。

由此可見，本發明實施例所提供的柵極驅動電路，在各掃描單元中設置第一控制模塊108，在觸控階段利用第一控制模塊108使第一輸出端Gout1維持低電位，增加的走線較短，線寬較小，占用邊框面積較小，有利于窄邊框的實現。

第二掃描單元與第一掃描單元的結構類似，具體的，第二掃描單元中：

第二輸入模塊201響應于第三控制端SET2的信號控制第一電壓端FW與第二上拉節點P2之間的接通狀態，并響應于第四控制端RESET2的信號控制第二電壓端BW與第二上拉節點P2之間的接通狀態。其中，第三控制端SET2和第四控制端RESET2的信號不同時為高電平，從而使得第一電壓端FW與第二上拉節點P2之間接通時，第二電壓端BW與第二上拉節點P2之間不接通，當第二電壓端BW與第二上拉節點P2之間接通時，第一電壓端FW與第一上拉節點P1之間不接通，且第一電壓端FW和第二電壓端BW的電平信號相反，從而使得第一電壓端FW與第二上拉節點P2接通時和第二電壓端BW與第二上拉節點P2接通時，第二上拉節點P2為不同電平；

下面繼續以第一電壓端FW為高電平，第二電壓端BW為低電平，第三電壓端VGL為低電平為例，對本發明實施例所提供的第二掃描單元進行描述。

具體的，當第三控制端SET2為高電平，第四控制端RESET2為低電平時，第一電壓端FW與第二上拉節點P2之間接通，第一電壓端FW的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉高；當第三控制端SET2為低電平，第四控制端RESET2為高電平時，第二電壓端BW與第二上拉節點P2之間接通，第二電壓端BW的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低。

第三輸入模塊209響應于第一控制端SET1的信號，控制第三電壓端VGL與第二下拉節點Q2之間的接通狀態。當第一控制端SET1的信號為高電平時，第三電壓端VGL與第二下拉節點Q2之間接通，第三電壓端VGL的信號傳輸至第二下拉節點Q2，將第二下拉節點Q2的電位拉低。

第三上拉控制模塊202響應于第二上拉節點P2的信號，控制第三電壓端VGL與第二下拉節點Q2之間的接通狀態，以及第三電壓端VGL與第二生成模塊206之間的接通狀態。當第二上拉節點P2的信號為高電平時，第三電壓端VGL與第二下拉節點Q2之間接通，第三電壓端VGL的信號傳輸至第二下拉節點Q2，將第二下拉節點Q2的電位拉低；第三電壓端VGL與第二生成模塊206之間接通，第三電壓端VGL的信號傳輸至第二生成模塊206，第二生成模塊206響應于第三電壓端VGL的信號而無信號輸出。

第四上拉控制模塊203響應于第一上拉節點P1的信號，控制第二生成模塊206與第三電壓端VGL之間的接通狀態。當第一上拉節點P1的信號為高電平時，第三電壓端VGL與第二生成模塊206之間接通，第三電壓端VGL的信號傳輸至第二生成模塊206，控制第二生成模塊206無信號輸出。

第二生成模塊206在第三電壓端VGL與第二生成模塊206不接通時，響應于第二信號端V2的信號控制第二信號端V2與第二下拉節點Q2之間的接通狀態，當第二信號端V2的信號為高電平時，第二信號端V2與第二下拉節點Q2之間接通，第二信號端V2的信號傳輸至第二下拉節點Q2，將第二下拉節點Q2的電位拉高，控制第三下拉控制模塊204工作。

第三下拉控制模塊204響應于第二下拉節點Q2的信號，控制第三電壓端VGL與第二上拉節點P2之間的接通狀態以及第三電壓端VGL與第二輸出端Gout2之間的接通狀態。當第二下拉節點Q2的信號為高電平時，第三電壓端VGL與第二上拉節點P2之間接通，第三電壓端VGL的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低，且第三電壓端VGL與第二輸出端Gout2之間接通，第三電壓端VGL的信號傳輸至第二輸出端Gout2，經第二輸出端Gout2輸出；當第二下拉節點Q2的信號為低電平時，第三電壓端VGL與第二上拉節點P2之間不通過第三下拉控制模塊204接通，第三電壓端VGL與第二輸出端Gout2之間不通過第三下拉控制模塊204接通。

第四下拉控制模塊205響應于第一下拉節點Q1的信號，控制第三電壓端VGL與第二上拉節點P2之間的接通狀態以及第三電壓端VGL與第二輸出端Gout2之間的接通狀態。當第一下拉節點Q1的信號為高電平時，第三電壓端VGL與第二上拉節點P2之間接通，第三電壓端VGL的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低，且第三電壓端VGL與第二輸出端Gout2之間接通，第三電壓端VGL的信號傳輸至第二輸出端Gout2，經第二輸出端Gout2輸出；當第一下拉節點Q1的信號為低電平時，第三電壓端VGL與第二上拉節點P2之間不通過第四下拉控制模塊205接通，第三電壓端VGL與第二輸出端Gout2之間不通過第四下拉控制模塊205接通。

第二輸出模塊207響應于第二上拉節點P2的信號，控制第二時鐘信號端CK2與第二輸出端Gout2之間的接通狀態。當第二上拉節點P2的信號為高電平時，第二時鐘信號端CK2與第二輸出端Gout2之間接通，第二時鐘信號端CK2的信號傳輸至第二輸出端Gout2，經第二輸出端Gout2輸出。

第二控制模塊208響應于第一信號端V1和第二信號端V2的信號，控制第三電壓端VGL與第二輸出端Gout2之間的接通狀態，當第一信號端V1和第二信號端V2均為高電平時，第二控制模塊208控制第三電壓端VGL與第二輸出端Gout2之間接通，使得第三電壓端VGL的信號傳輸至第二輸出端Gout2，將第二輸出端Gout2的電位拉低。

需要說明的是，在本發明實施例中，第二控制模塊208響應于第一信號端V1和第二信號端V2的信號，在顯示階段控制第三電壓端VGL與第二輸出端Gout2不通過第二控制模塊208接通，以保證第二控制模塊208的設置不會影響所述掃描單元在顯示階段的驅動工作，在觸控階段控制第三電壓端VGL與第二輸出端Gout2通過第二控制模塊208直接接通，使得第二輸出端Gout2維持低電位，從而減弱該柵極驅動電路應用的觸控顯示面板中各柵極線與觸控電極之間的電容耦合作用，提高觸控檢測精度。需要說明的是，觸控電極可由觸控顯示面板的公共電極復用，公共電極層分成多個公共電極單元，采用分時驅動的方式，將所述公共電極單元復用為觸控電極單元。

由此可見，本發明實施例所提供的柵極驅動電路，在各掃描單元中設置第二控制模塊208，在觸控階段利用第二控制模塊208使第二輸出端Gout2維持低電位，增加的走線較短，線寬較小，占用邊框面積較小，有利于窄邊框的實現。

為了保證所述第一控制模塊108響應于所述第一信號端V1和第二信號端V2的信號，在顯示階段控制所述第三電壓端VGL與所述第一輸出端Gout1不通過所述第一控制模塊108接通，在觸控階段控制所述第三電壓端VGL和所述第一輸出端Gout1之間通過第一控制模塊108導通；所述第二控制模塊208響應于所述第一信號端V1和第二信號端V2的信號，在顯示階段控制所述第三電壓端VGL與所述第二輸出端Gout2之間不通過第二控制模塊208接通，在觸控階段控制所述第三電壓端VGL和所述第二輸出端Gout2之間通過第二控制模塊208導通。在上述實施例的基礎上，在本發明的一個實施例中，如圖2所示，所述第一信號端V1輸入的信號在第一時間段T1恒為第一電平信號H1，在第二時間段T2具有至少一個第二電平信號H2，所述第一電平信號H1的脈沖寬度大于所述第二電平信號H2的脈沖寬度；所述第二信號端V2輸入的信號在第一時間段T1具有至少一個第二電平信號H2，第二時間段T2恒為第一電平信號H1，其中，第一時間段T1和第二時間段T2交錯設置。具體的，在本發明實施例中，所述第一電平信號H1和第二電平信號H2均為高電平信號，在本發明的其他實施例中，所述第一電平信號和第二電平信號還可以為低電平信號，本發明對此并不做限定，具體視情況而定。

在上述實施例的基礎上，在本發明的一個具體實施例中，所述第一時間段T1和第二時間段T2的時長均為觸控顯示面板中一幀畫面顯示掃描的時間。由上工作過程可知，只有所述第一電平信號和第二電平信號的重合時間才為觸控階段工作時間，故在本發明實施例中，當需要在在一幀顯示畫面掃描的時間內進行N次觸控檢測時，只需在所述第二時間段內設置N個第二電平信號即可，其中，N為不小于1的正整數。

需要說明的是，上述實施例中是以高電位接通，低電位不接通為例對掃描單元的工作原理進行說明的，但本發明對此并不做限定，具體視情況而定。

在上述實施例的基礎上，在本發明的一個實施例中，第三電壓端VGL包括第一子電壓端VGL1和第二子電壓端VGL2，其中，第二子電壓端VGL2的電壓小于或等于第一子電壓端VGL1的電壓。需要說明的是，當第二子電壓端VGL2的電壓等于第一子電壓端VGL1的電壓時，第二子電壓端VGL2和第一子電壓端VGL1可以合并為一個電壓端。

如圖3所示，圖3為本發明一個實施例所提供的掃描單元的具體結構示意圖，下面結合圖3對本發明實施所提供的掃描單元的進行具體描述。

結合圖1和圖3，在本發明實施例中，第一輸入模塊101包括：第一晶體管M1、第二晶體管M2和第三晶體管M3，第一晶體管M1的控制端電連接第一控制端SET1，第一端電連接第一電壓端FW，第二端電連接第一上拉節點P1，當第一控制端SET1為高電平時，第一晶體管M1導通，第一電壓端FW的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉高。第二晶體管M2的控制端電連接第二控制端RESET1，第一端電連接至第二電壓端BW，第二端電連接至第一上拉節點P1，當第二控制端RESET1為高電平時，第二晶體管M2導通，第二電壓端BW的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低；第三晶體管M3的控制端電連接第一控制端SET1，第一端電連接至第二子電壓端VGL2，第二端電連接至第一下拉節點Q1，當第一控制端SET1為高電平時，第三晶體管M3導通，第二子電壓端VGL2的電壓傳輸至第一下拉節點Q1，將第一下拉節點Q1的電位拉低。

第二輸入模塊201包括第二十五晶體管M25和第二十六晶體管M26，其中，第二十五晶體管M25的控制端電連接第三控制端SET2，第一端電連接至第一電壓端FW，第二端電連接至第二上拉節點P2，當第三控制端SET2為高電平時，第二十五晶體管M25導通，第一電壓端FW的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉高。第二十六晶體管M26的控制端電連接第四控制端RESET2，第一端電連接至第二電壓端BW，第二端電連接至第二上拉節點P2，當第四控制端RESET2為高電平時，第二十六晶體管M26導通，第二電壓端BW的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低。

第三輸入模塊209包括第二十三晶體管M23，第二十三晶體管M23的控制端電連接第一控制端SET1，第一端電連接第二子電壓端VGL2，第二端電連接至第二下拉節點Q2，當第一控制端SET1的信號為高電平時，第二十三晶體管M23導通，第二子電壓端VGL2的信號傳輸至第二下拉節點Q2，將第二下拉節點Q2的電位拉低。

需要說明的是，在本發明實施例中，第一輸入模塊101、第二輸入模塊201和第三輸入模塊209中各晶體管的導通類型相同，即第一晶體管M1、第二晶體管M2、第三晶體管M3、第二十五晶體管M25、第二十六晶體管M26和第二十三晶體管M23的導通類型相同，且本發明以第一輸入模塊101、第二輸入模塊201和第三輸入模塊209中各晶體管均為N型晶體管為例，對其工作原理進行說明。但本發明對此并不做限定，在本發明的其他實施例中，第一輸入模塊101、第二輸入模塊201和第三輸入模塊209中各晶體管還可以均為P型晶體管，具體視情況而定。

為了便于描述，下面對掃描單元中各模塊描述時，均以該模塊中各晶體管為N型晶體管為例進行說明。

繼續如圖3所示，第一上拉控制模塊102包括第四晶體管M4和第十三晶體管M13，第四晶體管M4的控制端電連接至第一上拉節點P1，第一端電連接第二子電壓端VGL2，第二端電連接第一下拉節點Q1，當第一上拉節點P1的信號為高電平時，第四晶體管M4導通，第二子電壓端VGL2的信號傳輸至第一下拉節點Q1，將第一下拉節點Q1的電位拉低。第十三晶體管M13的控制端電連接第一上拉節點P1，第一端電連接第二子電壓端VGL2，第二端電連接至第一生成模塊106，當第一上拉節點P1的信號為高電平時，第十三晶體管M13導通，第二子電壓端VGL2的信號傳輸至第一生成模塊106，控制第一生成模塊106無信號輸出。當第一上拉節點P1的信號為低電平時，第四晶體管M4和第十三晶體管M13截止，第二子電壓端VGL2與第一下拉節點Q1之間不通過第四晶體管M4接通，第二子電壓端VGL2與第一生成模塊106之間不通過第十三晶體管M13接通。

第二上拉控制模塊103包括第十二晶體管M12，第十二晶體管M12的控制端電連接第二上拉節點P2，第一端電連接至第二子電壓端VGL2，第二端電連接至第一生成模塊106，當第二上拉節點P2的信號為高電平時，第十二晶體管M12導通，第二子電壓端VGL2與第一生成模塊106之間接通，控制第一生成模塊106無信號輸出。

相應的，第一生成模塊106包括第十晶體管M10和第十一晶體管M11，其中，第十晶體管M10的控制端和第一端均電連接至第一信號端V1，第二端同時電連接第一上拉控制模塊102和第二上拉控制模塊103；第十一晶體管M11的控制端電連接第十晶體管M10的第二端，第一端電連接第一信號端V1，第二端電連接第一下拉節點Q1。在第二子電壓端VGL2與第一生成模塊106之間不接通的前提下，當第一信號端V1為高電平時，第十晶體管M10和第十一晶體管M11導通，第一信號端V1的信號傳輸至第一下拉節點Q1；第一信號端V1為低電平時，第十晶體管M10和第十一晶體管M11截止，第一生成模塊106無信號輸出。

需要說明的是，在本發明實施例中，第十三晶體管M13和第十二晶體管M12的寬長比大于第十晶體管M10的寬長比，以使得第十三晶體管M13和第十二晶體管M12相較于第十晶體管M10對第十一晶體管M11具有優先控制權。

第三上拉控制模塊202包括第二十晶體管M20和第二十一晶體管M21，第二十一晶體管M21的控制端電連接第二上拉節點P2，第一端電連接第二子電壓端VGL2，第二端電連接第二下拉節點Q2，當第二上拉節點P2為高電平時，第二十一晶體管M21導通，第二子電壓端VGL2的信號傳輸至第二下拉節點Q2，將第二下拉節點Q2的電位拉低。第二十晶體管M20的控制端電連接第二上拉節點P2，第一端電連接第二子電壓端VGL2，第二端電連接至第二生成模塊206，當第二上拉節點P2的信號為高電平時，第二十晶體管M20導通，第二子電壓端VGL2的信號傳輸至第二生成模塊206，控制第二生成模塊206無信號輸出。

第四上拉控制模塊203包括第二十二晶體管M22，第二十二晶體管M22的控制端電連接至第一上拉節點P1，第一端電連接至第二子電壓端VGL2，第二端電連接至第二生成模塊206。當第一上拉節點P1為高電平時，第二子電壓端VGL2的信號傳輸至第二生成模塊206，控制第二生成模塊206無信號輸出。

相應的，第二生成模塊206包括第十九晶體管M19和第二十四晶體管M24，其中，第二十四晶體管M24的控制端和第一端均電連接至第二信號端V2，第二端同時電連接第三上拉控制模塊202和第四上拉控制模塊203；第十九晶體管M19的控制端電連接第二十四晶體管M24的第二端，第一端電連接至第二信號端V2，第二端電連接至第二下拉節點Q2。在第二子電壓端VGL2與第二生成模塊206之間不接通的前提下，當第二信號端V2的信號為高電平時，第十九晶體管M19和第二十四晶體管M24導通，第二信號端V2與第二下拉節點Q2之間接通，第二信號端V2的信號傳輸至第二下拉節點Q2。

需要說明的是，在本發明實施例中，第二十二晶體管M22和第二十晶體管M20的寬長比大于第二十四晶體管M24的寬長比，以使得第二十二晶體管M22和第二十晶體管M20相較于第二十四晶體管M24具有優先控制權。

在上述任一實施例的基礎上，在本發明的一個實施例中，第一掃描單元具有一個輸出端，該輸出端輸出的信號用于給其對應的柵極線提供掃描信號，并作為下一級第一掃描單元的觸發信號；第二掃描單元具有一個輸出端，該輸出端輸出的信號用于給其對應的柵極線提供掃描信號，并作為下一級第二掃描單元的觸發信號。

在上述實施例的基礎上，在本發明的一個實施例中，繼續如圖3所示，第一下拉控制模塊104包括第五晶體管M5和第六晶體管M6，其中，第五晶體管M5的控制端電連接第一下拉節點Q1，第一端電連接第二子電壓端VGL2，第二端電連接第一上拉節點P1，當第一下拉節點Q1為高電平時，第五晶體管M5導通，第二子電壓端VGL2的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低。第六晶體管M6的控制端電連接第一下拉節點Q1，第一端電連接第一子電壓端VGL1，第二端電連接第一輸出端Gout1，當第一下拉節點Q1為高電平時，第六晶體管M6導通，第一子電壓端VGL1的信號傳輸至第一輸出端Gout1，經第一輸出端Gout1輸出。

繼續如圖3所示，第二下拉控制模塊105包括：第七晶體管M7和第八晶體管M8；其中，第七晶體管M7的控制端電連接至第二下拉節點Q2，第一端電連接至第二子電壓端VGL2，第二端電連接至第一上拉節點P1，當第二下拉節點Q2為高電平時，第七晶體管M7導通，第二子電壓端VGL2的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低。第八晶體管M8的控制端電連接至第二下拉節點Q2，第一端電連接至第一子電壓端VGL1，第二端電連接第一輸出端Gout1，當第二下拉節點Q2為高電平時，第八晶體管M8導通，第一子電壓端VGL1的信號傳輸至第一輸出端Gout1，經第一輸出端Gout1輸出。

同理，繼續如圖3所示，第三下拉控制模塊204包括第十八晶體管M18和第十七晶體管M17，其中，第十八晶體管M18的控制端電連接第二下拉節點Q2，第一端電連接第二子電壓端VGL2，第二端電連接第二上拉節點P2；當第二下拉節點Q2為高電平時，第十八晶體管M18導通，第二子電壓端VGL2的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低。第十七晶體管M17的控制端電連接第二下拉節點Q2，第一端電連接第一子電壓端VGL1，第二端電連接第二輸出端Gout2；當第二下拉節點Q2為高電平時，第十七晶體管M17導通，第一子電壓端VGL1的信號傳輸至第二輸出端Gout2，經第二輸出端Gout2輸出。

第四下拉控制模塊205包括：第十六晶體管M16和第十四晶體管M14，其中，第十六晶體管M16的控制端電連接至第一下拉節點Q1，第一端電連接至第二子電壓端VGL2，第二端電連接至第二上拉節點P2；當第一下拉節點Q1為高電平時，第十六晶體管M16導通，第二子電壓端VGL2的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低。第十四晶體管M14的控制端電連接至第一下拉節點Q1，第一端電連接至第一子電壓端VGL1，第二端電連接至第二輸出端Gout2；當第一下拉節點Q1為高電平時，第十四晶體管M14導通，第一子電壓端VGL1的信號傳輸至第二輸出端Gout2，經第二輸出端Gout2輸出。

繼續如圖3所示，第一輸出模塊107包括：第九晶體管M9和第一電容C1，第九晶體管M9的控制端電連接第一上拉節點P1，第一端連接第一時鐘信號端CK1，第二端電連接第一輸出端Gout1；第一電容C1的第一端電連接第一上拉節點P1，第二端電連接第一輸出端Gout1。當第一上拉節點P1為高電平時，對第一電容C1進行充電，且第九晶體管M9導通，第一時鐘信號端CK1的信號傳輸至第一輸出端Gout1，經第一輸出端Gout1輸出。

需要說明的是，在本發明實施例中，當第一上拉節點P1為低電平，第一下拉節點Q1為高電平時，第九晶體管M9的控制端通過第五晶體管M5電連接至第二子電壓端VGL2，第二端通過第六晶體管M6電連接至第一子電壓端VGL1，因此，當第二子電壓端VGL2和第一子電壓端VGL1電壓相同時，第九晶體管M9的控制端(即柵極g)和第二端(即漏極d)之間的電壓差為零，當第二子電壓端VGL2的電壓小于第一子電壓端VGL1的電壓時，第九晶體管M9的控制端(即柵極g)和第二端(即漏極d)之間的電壓差小于零。如圖4所示，圖4示出了一個薄膜晶體管的漏電流Ids隨其柵極與漏極之間的電壓差Vgs的變化曲線示意圖，從圖4可知，一個晶體管的柵極g和漏極d之間的電壓差Vgs越小，該晶體管的漏電流Ids越小，因此，在本發明實施例中，當第二子電壓端VGL2的電壓小于第一子電壓端VGL1的電壓時，可以有效降低第九晶體管M9的漏電流，避免第九晶體管M9誤打開，提高該掃描單元和包括該掃描單元的柵極驅動電路的穩定性。

同理，繼續參考圖3，第二輸出模塊207包括：第十五晶體管M15和第二電容C2，第十五晶體管M15的控制端電連接第二上拉節點P2，第一端電連接第二時鐘信號端CK2，第二端電連接第二輸出端Gout2；第二電容C2第一端電連接第二上拉節點P2，第二端電連接第二輸出端Gout2。當第二上拉節點P2為高電平時，對第二電容C2進行充電，且第十五晶體管M15導通，第二時鐘信號端CK2的信號傳輸至第二輸出端Gout2，經第二輸出端Gout2輸出。

需要說明的是，在本發明實施例中，當第二上拉節點P2為低電平，第二下拉節點Q2為高電平時，第十五晶體管M15的控制端通過第十八晶體管M18電連接至第二子電壓端VGL2，第二端通過第十七晶體管M17電連接至第一子電壓端VGL1，因此，當第二子電壓端VGL2和第一子電壓端VGL1電壓相同時，第十五晶體管M15的控制端(即柵極)和第二端(即漏極)之間的電壓差為零，當第二子電壓端VGL2的電壓小于第一子電壓端VGL1的電壓時，第十五晶體管M15的控制端(即柵極)和第二端(即漏極)之間的電壓差小于零。由圖4可知，一個晶體管的柵極和漏極之間的電壓差越小，該晶體管的漏電流越小，因此，在本發明實施例中，當第二子電壓端VGL2的電壓小于第一子電壓端VGL1的電壓時，可以有效降低第十五晶體管M15的漏電流，避免第十五晶體管M15誤打開，提高該掃描單元和包括該掃描單元的柵極驅動電路的穩定性。

繼續如圖3所示，所述第一控制模塊108包括第二十七晶體管M27和第二十八晶體管M28，所述第二十七晶體管M27的控制端電連接至所述第一信號端V1，第一端電連接至所述第一子電壓端VGL1，第二端電連接至所述第二十八晶體管M28的第一端；所述第二十八晶體管M28的控制端電連接至所述第二信號端V2，第二端電連接至所述第一輸出端Gout1；當第一信號端V1為高電平且第二信號端V2也為高電平時，第二十七晶體管M27導通，第二十八晶體管M28導通，第一子電壓端VGL1的信號經第二十七晶體管M27傳輸至第二十八晶體管M28的第一端，并將第二十八晶體管M28傳輸至第一輸出端Gout1，將第一輸出端Gout1的電位拉低。

需要說明的是，在本發明的其他實施例中，也可以所述第二十七晶體管M27的控制端電連接至第二信號端V2，第二十八晶體管M28的控制端電連接至第一信號端V1，其他電連接關系不變，本發明對此并不做限定，具體視情況而定。

同理，所述第二控制模塊208包括第三十五晶體管M35和第三十六晶體管M36，所述第三十五晶體管M35的控制端電連接至所述第一信號端V1，第一端電連接所述第一子電壓端VGL1，第二端電連接至所述第三十六晶體管M36的第一端；所述第三十六晶體管M36的控制端電連接至所述第二信號端V2，第二端電連接至所述第二輸出端Gout2。當第一信號端V1為高電平且第二信號端V2也為高電平時，第三十五晶體管M35導通，第三十六晶體管M36導通，第一子電壓端VGL1的信號經第三十五晶體管M35傳輸至第三十六晶體管M36的第一端，并將第三十六晶體管M36傳輸至第二輸出端Gout2，將第二輸出端Gout2的電位拉低。

需要說明的是，在本發明的其他實施例中，也可以所述第三十五晶體管M35的控制端電連接至第二信號端V2，第三十六晶體管M36的控制端電連接至第一信號端V1，其他電連接關系不變，本發明對此并不做限定，具體視情況而定。

在上述任一實施例的基礎上，在本發明的一個實施例中，如圖5所示，所述掃描單元還包括第五控制端RST，所述第一掃描單元還包括：第七控制模塊110，第七控制模塊110響應于第五控制端RST的信號，控制第三電壓端VGL與第一上拉節點P1之間的接通狀態。當第五控制端RST的信號為高電平時，第三電壓端VGL與第一上拉節點P1之間接通，第三電壓端VGL的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低，從而使得第一上拉節點P1的電位快速拉低。

同理，第二掃描單元還包括第八控制模塊210，第八控制模塊210響應于第五控制端RST的信號，控制第三電壓端VGL與第二上拉節點P2之間的接通狀態。當第五控制端RST的信號為高電平時，第三電壓端VGL與第二上拉節點P2之間接通，第三電壓端VGL的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低，從而使得第二上拉節點P2電位快速拉低。

具體的，如圖6所示，第七控制模塊110包括：第三十七晶體管M37，第三十七晶體管M37的控制端電連接第五控制端RST，第一端電連接至第二子電壓端VGL2，第二端電連接至第一上拉節點P1，當第五控制端RST的信號為高電平時，第三十七晶體管M37導通，第二子電壓端VGL2的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位快速拉低，提高掃描單元和包括該掃描單元的柵極驅動電路的穩定性。

同理，第八控制模塊210包括：第三十八晶體管M38，第三十八晶體管M38的控制端電連接第五控制端RST，第一端電連接第二子電壓端VGL2，第二端電連接第二上拉節點P2，當第五控制端RST的信號為高電平時，第三十八晶體管M38導通，第二子電壓端VGL2的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位快速拉低，提高掃描單元和包括該掃描單元的柵極驅動電路的穩定性。

如圖7所示，圖7示出了本發明另一個實施例所提供的掃描單元的電路結構示意圖。在本發明實施例中，第一輸出端Gout1包括：第一子輸出端Gout11和第二子輸出端Gout12；其中，第一子輸出端Gout11的信號用于為其電連接的柵極線提供掃描信號，第二子輸出端Gout12輸出的信號作為下一級第一掃描單元的觸發信號。同理，第二輸出端Gout2包括第三子輸出端Gout21和第四子輸出端Gout22。其中，第三子輸出端Gout21輸出的信號用于為其電連接的柵極線提供掃描信號，第四子輸出端Gout22輸出的信號用于作為下一級第二掃描單元的觸發信號。

需要說明的是，在本發明實施例中，第一子輸出端Gout11和第二子輸出端Gout12并不是由第一掃描單元中同一等電位點直接分支出來的兩個子輸出端，而是第一掃描單元的兩個獨立的輸出端。同理，第三子輸出端Gout21和第四子輸出端Gout22也不是由第二掃描單元中同一等電位點直接分支出來的兩個子輸出端，而是第二掃描單元的兩個獨立的輸出端。

還需要說明的是，由于在本實施例中，第一輸入模塊101、第二輸入模塊201、第三輸入模塊209、第一上拉控制模塊102、第二上拉控制模塊103、第三上拉控制模塊202、第四上拉控制模塊203、第一生成模塊106、第二生成模塊206均與上述實施例相同，對此，本實施例不再重復贅述。下面僅對兩個實施例中不同的部分進行描述。

繼續如圖7所示，第一下拉控制模塊104包括：第五晶體管M5、第六晶體管M6和第三十一晶體管M31，第五晶體管M5的控制端電連接第一下拉節點Q1，第一端電連接第二子電壓端VGL2，第二端電連接第一上拉節點P1，當第一下拉節點Q1為高電平時，第五晶體管M5導通，第二子電壓端VGL2的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低。第六晶體管M6的控制端電連接第一下拉節點Q1，第一端電連接第一子電壓端VGL1，第二端電連接第一子輸出端Gout11，當第一下拉節點Q1為高電平時，第六晶體管M6導通，第一子電壓端VGL1的信號傳輸至第一子輸出端Gout11，經第一輸出端Gout1輸出給其對應的柵極線。第三十一晶體管M31的控制端電連接第一下拉節點Q1，第一端電連接第二子電壓端VGL2，第二端電連接第二子輸出端Gout12，當第一下拉節點Q1為高電平時，第三十一晶體管M31導通，第二子電壓端VGL2的信號傳輸至第二子輸出端Gout12，經第二子輸出端Gout12輸出給下一級第一掃描單元。

第二下拉控制模塊105包括：第七晶體管M7、第八晶體管M8和第三十晶體管M30，其中，第七晶體管M7的控制端電連接至第二下拉節點Q2，第一端電連接至第二子電壓端VGL2，第二端電連接至第一上拉節點P1，當第二下拉節點Q2的信號為高電平時，第七晶體管M7導通，第二子電壓端VGL2的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低。第八晶體管M8的控制端電連接至第二下拉節點Q2，第一端電連接至第一子電壓端VGL1，第二端電連接第一子輸出端Gout11，當第二下拉節點Q2為高電平時，第八晶體管M8導通，第一子電壓端VGL1的信號傳輸至第一子輸出端Gout11，經第一子輸出端Gout11輸出給其對應的柵極線。第三十晶體管M30的控制端電連接至第二下拉節點Q2，第一端電連接至第二子電壓端VGL2，第二端電連接至第二子輸出端Gout12，當第二下拉節點Q2的信號為高電平時，第三十晶體管M30導通，第二子電壓端VGL2的信號傳輸至第二子輸出端Gout12，經第二子輸出端Gout12傳輸給第一級第一掃描單元。

同理，第三下拉控制模塊204包括：包括：第十八晶體管M18、第十七晶體管M17和第三十三晶體管M33，其中，第十八晶體管M18的控制端電連接第二下拉節點Q2，第一端電連接第二子電壓端VGL2，第二端電連接第二上拉節點P2；當第二下拉節點Q2為高電平時，第十八晶體管M18導通，第二子電壓端VGL2的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低。第十七晶體管M17的控制端電連接第二下拉節點Q2，第一端電連接第一子電壓端VGL1，第二端電連接第三子輸出端Gout21，當第二下拉節點Q2為高電平時，第十七晶體管M17導通，第一子電壓端VGL1的信號傳輸至第三子輸出端Gout21，經第三子輸出端Gout21輸出給其對應的柵極線。第三十三晶體管M33的控制端電連接第二下拉節點Q2，第一端電連接第二子電壓端VGL2，第二端電連接第四子輸出端Gout22；當第二下拉節點Q2為高電平時，第三十三晶體管M33導通，第二子電壓端VGL2的信號傳輸至第四子輸出端Gout22，經第四子輸出端Gout22輸出給下一級第二掃描單元。

第四下拉控制模塊205包括：第十六晶體管M16、第十四晶體管M14和第三十四晶體管M34，其中，第十六晶體管M16的控制端電連接至第一下拉節點Q1，第一端電連接至第二子電壓端VGL2，第二端電連接至第二上拉節點P2；當第一下拉節點Q1為高電平時，第十六晶體管M16導通，第二子電壓端VGL2的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低。

第十四晶體管M14的控制端電連接至第一下拉節點Q1，第一端電連接至第一子電壓端VGL1，第二端電連接至第三子輸出端Gout21；當第一下拉節點Q1為高電平時，第十四晶體管M14導通，第一子電壓端VGL1的信號傳輸至第三子輸出端Gout21，經第三子輸出端Gout21傳輸給其對應的柵極線。

第三十四晶體管M34的控制端電連接至第一下拉節點Q1，第一端電連接至第二子電壓端VGL2，第二端電連接至第四子輸出端Gout22。當第一下拉節點Q1為高電平時，第三十四晶體管M34導通，第二子電壓端VGL2的信號傳輸至第四子輸出端Gout22，經第四子輸出端Gout22輸出給下一級的第二掃描單元。

繼續如圖7所示，第一輸出模塊107包括第九晶體管M9、第一電容C1和第二十九晶體管M29，第九晶體管M9的控制端電連接第一上拉節點P1，第一端連接第一時鐘信號端CK1，第二端電連接第一子輸出端Gout11；當第一上拉節點P1為高電平時，第九晶體管M9導通，第一時鐘信號端CK1的信號傳輸至第一子輸出端Gout11，經第一子輸出端Gout11傳輸給其對應的柵極線。

第一電容C1的第一端電連接第一上拉節點P1，第二端電連接第一子輸出端Gout11；當第一上拉節點P1為高電平時，開始對第一電容C1進行充電。

第二十九晶體管M29的控制端電連接第一上拉節點P1，第一端電連接第一時鐘信號端CK1，第二端電連接第二子輸出端Gout12；當第一上拉節點P1為高電平時，第二十九晶體管M29導通，第一時鐘信號端CK1的信號傳輸至第二子輸出端Gout12，經第二子輸出端Gout12輸出給下一級第一掃描單元，作為下一級第一掃描單元的觸發信號。

需要說明的是，在本發明實施例中，當第一上拉節點P1為低電平，第一下拉節點Q1為高電平時，第九晶體管M9的控制端通過第五晶體管M5電連接至第二子電壓端VGL2，第二端通過第六晶體管M6電連接至第一子電壓端VGL1，因此，當第二子電壓端VGL2和第一子電壓端VGL1電壓相同時，第九晶體管M9的控制端(即柵極g)和第二端(即漏極d)之間的電壓差為零，當第二子電壓端VGL2的電壓小于第一子電壓端VGL1的電壓時，第九晶體管M9的控制端(即柵極g)和第二端(即漏極d)之間的電壓差小于零。從圖4可知，一個晶體管的柵極g和漏極d之間的電壓差Vgs越小，該晶體管的漏電流Ids越小，因此，在本發明實施例中，當第二子電壓端VGL2的電壓小于第一子電壓端VGL1的電壓時，可以有效降低第九晶體管M9的漏電流，避免第九晶體管M9誤打開，提高該掃描單元和包括該掃描單元的柵極驅動電路的穩定性。

另外，第二子電壓端VGL2的信號會經第二子輸出端Gout12輸出給下一級第一掃描單元的第一控制端SET1，從而使得第一晶體管M1的控制端電連接第二子電壓端VGL2，而第一晶體管M1的第二端電連接第一上拉節點P1，當第一上拉節點P1為低電平，第一下拉節點Q1為高電平時，第一上拉節點P1被拉低至第二子電壓端VGL2的電壓。此時，第一晶體管M1的控制端(柵極)和第二端(漏極)之間的電壓差為零。而根據圖4可知，一個晶體管的柵極和漏極之間的電壓差越小，該晶體管的漏電流越小，因此，在本發明實施例中，第二子電壓端VGL2的電壓小于第一子電壓端VGL1的電壓，在有效降低第九晶體管M9的漏電流的同時，設置第二子電壓端VGL2的信號經第二子輸出端Gout12輸出給下一級第一掃描單元的第一控制端SET1，有助于減小第一晶體管M1的漏電流，從而避免第一晶體管M1誤打開，影響第一上拉節點P1的電位，從而影響該掃描單元及包括該掃描單元的柵極驅動電路的穩定性。

同理，第二輸出模塊207包括：第十五晶體管M15、第二電容C2和第三十二晶體管M32，第十五晶體管M15的控制端電連接第二上拉節點P2，第一端電連接第二時鐘信號端CK2，第二端電連接第三子輸出端Gout21；當第二上拉節點P2為高電平時，第十五晶體管M15導通，第二時鐘信號端CK2的信號傳輸至第三子輸出端Gout21，經第三子輸出端Gout21輸出給其對應的柵極線，為其對應的柵極線提供掃描信號。

第二電容C2第一端電連接第二上拉節點P2，第二端電連接第三子輸出端Gout21；當第二上拉節點P2為高電平時，開始對第二電容進行充電。

第三十二晶體管M32的控制端電連接第二上拉節點P2，第一端電連接第二時鐘信號端CK2，第二端電連接第四子輸出端Gout22。當第二上拉節點P2為高電平時，第三十二晶體管M32導通，第二時鐘信號端CK2的信號傳輸至第四子輸出端Gout22，經第四子輸出端Gout22傳輸給下一級第二掃描單元，作為下一級第二掃描單元的觸發信號。

需要說明的是，在本發明實施例中，當第二上拉節點P2為低電平，第二下拉節點Q2為高電平時，第十五晶體管M15的控制端通過第十八晶體管M18電連接至第二子電壓端VGL2，第二端還通過第十七晶體管M17電連接至第一子電壓端VGL1，因此，當第二子電壓端VGL2和第一子電壓端VGL1電壓相同時，第十五晶體管M15的控制端(即柵極)和第二端(即漏極)之間的電壓差為零，當第二子電壓端VGL2的電壓小于第一子電壓端VGL1的電壓時，第十五晶體管M15的控制端(即柵極)和第二端(即漏極)之間的電壓差小于零。由圖4可知，一個晶體管的柵極和漏極之間的電壓差越小，該晶體管的漏電流越小，因此，在本發明實施例中，當第二子電壓端VGL2的電壓小于第一子電壓端VGL1的電壓時，可以有效降低第十五晶體管M15的漏電流，避免第十五晶體管M15誤打開，提高該掃描單元和包括該掃描單元的柵極驅動電路的穩定性。

另外，第二子電壓端VGL2的信號會經第四子輸出端Gout22輸出給下一級第二掃描單元的第三控制端SET2，從而使得第二十五晶體管M25的控制端電連接第二子電壓端VGL2，而第二十五晶體管M25的第二端電連接第二上拉節點P2，當第二上拉節點P2為低電平，第二下拉節點Q2為高電平時，第二上拉節點P2被拉低至第二子電壓端VGL2的電壓。此時，第二十五晶體管M25的控制端(柵極)和第二端(漏極)之間的電壓差為零。而根據圖4可知，一個晶體管的柵極和漏極之間的電壓差越小，該晶體管的漏電流越小，因此，在本發明實施例中，第二子電壓端VGL2的電壓小于第一子電壓端VGL1的電壓，在有效降低第十五晶體管M15的漏電流的同時，設置第二子電壓端VGL2的信號經第四子輸出端Gout22輸出給下一級第二掃描單元的第三控制端SET2，有助于減小第二十五晶體管M25的漏電流，從而避免第二十五晶體管M25誤打開，影響第二上拉節點P2的電位，從而影響該掃描單元及包括該掃描單元的柵極驅動電路的穩定性。

繼續如圖7所示，所述第一控制模塊108包括第二十七晶體管M27和第二十八晶體管M28，所述第二十七晶體管M27的控制端電連接至所述第一信號端V1，第一端電連接至所述第一子電壓端VGL1，第二端電連接至所述第二十八晶體管M28的第一端；所述第二十八晶體管M28的控制端電連接至所述第二信號端V2，第二端電連接至所述第一子輸出端Gout11；當第一信號端V1為高電平且第二信號端V2也為高電平時，第二十七晶體管M27導通，第二十八晶體管M28導通，第一子電壓端VGL1的信號經第二十七晶體管M27傳輸至第二十八晶體管M28的第一端，并將第二十八晶體管M28傳輸至第一子輸出端Gout11，將第一子輸出端Gout11的電位拉低。

同理，所述第二控制模塊208包括第三十五晶體管M35和第三十六晶體管M36，所述第三十五晶體管M36的控制端電連接至所述第一信號端V1，第一端電連接所述第一子電壓端VGL1，第二端電連接至所述第三十六晶體管M36的第一端；所述第三十六晶體管M36的控制端電連接至所述第二信號端V2，第二端電連接至所述第三子輸出端Gout21。當第一信號端V1為高電平且第二信號端V2也為高電平時，第三十五晶體管M35導通，第三十六晶體管M36導通，第一子電壓端VGL1的信號經第三十五晶體管M35傳輸至第三十六晶體管M36的第一端，并將第三十六晶體管M36傳輸至第三子輸出端Gout21，將第三子輸出端Gout21的電位拉低。

在上述實施例的基礎上，在本發明的一個實施例中，如圖8所示，所述掃描單元還包括第五控制端，所述第一掃描單元還包括：第七控制模塊110，第七控制模塊110響應于第五控制端RST的信號，控制第三電壓端VGL與第一上拉節點P1之間的接通狀態。當第五控制端RST的信號為高電平時，第三電壓端VGL與第一上拉節點P1之間接通，第三電壓端VGL的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低，從而使得第一上拉節點P1的電位快速拉低。

具體的，繼續如圖8所示，第七控制模塊110包括：第三十七晶體管M37，第三十七晶體管M37的控制端電連接第五控制端RST，第一端電連接至第二子電壓端VGL2，第二端電連接至第一上拉節點P1，當第五控制端RST的信號為高電平時，第三十七晶體管M37導通，第二子電壓端VGL2的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位快速拉低，提高掃描單元和包括該掃描單元的柵極驅動電路的穩定性。

在上述任一實施例的基礎上，在本發明的一個實施例中，定義相鄰兩級掃描單元為第i級掃描單元和第i+1級掃描單元，i為不大于n的正整數；如圖9所示，圖9示出了本發明一個實施例所提供的柵極驅動電路的結構示意圖，其中，

第i級掃描單元的第一輸出端Gout1與第i+1級掃描單元的第一控制端SET1相連，第i+1級掃描單元的第一輸出端Gout1與第i級掃描單元的第二控制端RESET1相連；

第i級掃描單元的第二輸出端Gout2與第i+1級掃描單元的第三控制端SET2相連，第i+1級掃描單元的第二輸出端Gout2與第i級掃描單元的第四控制端RESET2相連；

以及，奇數級掃描單元的第一時鐘信號端CK1為同一信號端、且第二時鐘信號端CK2為同一信號端，偶數級掃描單元的第一時鐘信號端CK1為同一信號端、且第二時鐘信號端CK2為同一信號端。

如圖10所示，圖10示出了本發明另一個實施例所提供的柵極驅動電路的結構示意圖，在上述實施例的基礎上，在本發明實施例中，第一輸出端Gout1包括第一子輸出端Gout11和第二子輸出端Gout12，第二輸出端Gout2包括第三子輸出端Gout21和第四子輸出端Gout22，

第i級掃描單元的第二子輸出端Gout12與第i+1級掃描單元的第一控制端SET1相連，第i+1級掃描單元的第二子輸出端Gout12與第i級掃描單元的第二控制端RESET1相連；

第i級掃描單元的第四子輸出端Gout22與第i+1級掃描單元的第三控制端SET2相連，第i+1級掃描單元的第四子輸出端Gout22與第i級掃描單元的第四控制端RESET2相連。

需要說明的是，本發明實施例所提供的柵極驅動電路，第一級掃描單元的第一控制端SET1和第三控制端SET2均通過外接信號提供初始的控制信號。第一信號端和第二信號端輸出的信號為幀反轉信號；即，在柵極驅動電路掃描完畢一幀畫面后，第一信號端和第二信號端輸出的信號各自反相。

綜上，本發明實施例所提供的柵極驅動電路，在各掃描單元中設置第一控制模塊和第二控制模塊，在觸控階段利用第一控制模塊使第一輸出端維持低電位，同時利用第二控制模塊使第二輸出端維持低電位，從而減弱該柵極驅動電路應用的觸控顯示面板中各柵極線與觸控電極之間的電容耦合作用，提高觸控檢測精度，并且增加的走線較短，線寬較小，占用邊框面積較小，有利于窄邊框的實現。

此外，本發明實施例還提供了另一種柵極驅動電路，該柵極驅動電路包括n級掃描單元，所述n級掃描單元為第一級掃描單元至第n級掃描單元，n為不小于2的整數；如圖11所示，每一級掃描單元包括：第一掃描單元、第二掃描單元、第一電壓端FW、第二電壓端BW、第三電壓端VGL、控制節點M；

所述第一掃描單元包括：第一輸入模塊101、第一上拉控制模塊102、第二上拉控制模塊103、第一生成模塊106、第一下拉控制模塊104、第二下拉控制模塊105、第一上拉節點P1、第一下拉節點Q1、第一信號端V1、第一時鐘信號端CK1和第一輸出模塊107、第一控制模塊108、第三控制模塊111、第一控制端SET1、第二控制端RESET1；

第二掃描單元包括：第二輸入模塊201、第三上拉控制模塊202、第四上拉控制模塊203、第二生成模塊206、第三下拉控制模塊204、第四下拉控制模塊205、第二上拉節點P2、第二下拉節點Q2、第三控制端SET2、第四控制端RESET2、第二信號端V2、第二時鐘信號端CK2和第二輸出模塊207、第二控制模塊208、第四控制模塊211。

在本發明實施中，所述第一輸入模塊101響應于第一控制端SET1的信號控制第一電壓端FW與第一上拉節點P1之間的接通狀態以及第一電壓端FW與控制節點M之間的接通狀態，并響應于第二控制端RESET1的信號控制第二電壓端BW與第一上拉節點P1之間的接通狀態。其中，第一控制端SET1和第二控制端RESET1的信號不同時為高電平，從而使得第一電壓端FW與第一上拉節點P1之間接通時，第二電壓端BW與第一上拉節點P1之間不接通，當第二電壓端BW與第一上拉節點P1之間接通時，第一電壓端FW與第一上拉節點P1之間不接通，且第一電壓端FW和第二電壓端BW輸出信號的電平相反，從而使得第一電壓端FW與第一上拉節點P1接通時和第二電壓端BW與第一上拉節點P1接通時，第一上拉節點P1為不同電平。

下面以第一電壓端FW為高電平，第二電壓端BW為低電平，第三電壓端VGL為低電平為例，對本發明實施例所提供的第一掃描單元進行描述。

具體的，當第一控制端SET1為高電平時，第二控制端RESET1為低電平時，第一電壓端FW與第一上拉節點P1之間接通，第一電壓端FW與控制節點M之間接通，第一電壓端FW的信號傳輸至第一上拉節點P1和控制節點M，將第一上拉節點P1和控制節點M的電位拉高。當第一控制端SET1為低電平，第二控制端RESET1為高電平時，第一電壓端FW與第一上拉節點P1之間截止，第一電壓端FW與控制節點M之間截止，第二電壓端BW的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低。

繼續如圖11所示，第一上拉控制模塊102響應于第一上拉節點P1的信號控制第一下拉節點Q1與第三電壓端VGL之間的接通狀態以及第三電壓端VGL與第一生成模塊106之間的接通狀態。當第一上拉節點P1為高電平時，第一下拉節點Q1與第三電壓端VGL之間接通，第三電壓端VGL的信號傳輸至第一下拉節點Q1，將第一下拉節點Q1的電位拉低，第三電壓端VGL與第一生成模塊106之間接通，控制第一生成模塊106無信號輸出。當第一上拉節點P1為低電平時，第一下拉節點Q1與第三電壓端VGL之間不通過第一上拉控制模塊102接通，第三電壓端VGL與第一生成模塊106之間也不通過第一上拉控制模塊102接通，第一上拉控制模塊102對第一生成模塊106的信號輸出不起控制作用。

第一下拉控制模塊104響應于第一下拉節點Q1的信號控制第三電壓端VGL與第一上拉節點P1之間的接通狀態、第三電壓端VGL與第一輸出端Gout1之間的接通狀態以及第三電壓端VGL與控制節點M之間的接通狀態。具體的，當第一下拉節點Q1為高電位時，第三電壓端VGL與第一上拉節點P1之間接通，將第三電壓端VGL的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低，并維持低電位，第三電壓端VGL與第一輸出端Gout1之間接通，將第三電壓端VGL的信號傳輸至第一輸出端Gout1，并經第一輸出端Gout1輸出，第三電壓端VGL與控制節點M之間接通，將第三電壓端VGL的信號傳輸至控制節點M，將控制節點M的電位拉低，并維持低電位；當第一下拉節點Q1為低電位時，第三電壓端VGL與第一上拉節點P1之間不通過第一下拉控制模塊104接通，第三電壓端VGL與第一輸出端Gout1之間不通過第一下拉控制模塊104接通，第三電壓端VGL與控制節點M之間不通過第一下拉控制模塊104接通。

所述第三控制模塊111響應于所述控制節點M的信號，控制所述第三電壓端VGL與所述第一下拉節點Q1之間的接通狀態，當所述控制節點M為高電平時，第三電壓端VGL與第一下拉節點Q1接通，將第一下拉節點Q1的電位拉低。

第二掃描單元與第一掃描單元的結構類似，具體的，第二掃描單元中：

第二輸入模塊201響應于第三控制端SET2的信號控制第一電壓端FW與第二上拉節點P2之間的接通狀態，并響應于第四控制端RESET2的信號控制第二電壓端BW與第二上拉節點P2之間的接通狀態以及第二電壓端BW與控制節點M之間的接通狀態。其中，第三控制端SET2和第四控制端RESET2的信號不同時為高電平，從而使得第一電壓端FW與第二上拉節點P2之間接通時，第二電壓端BW與第二上拉節點P2之間不接通，當第二電壓端BW與第二上拉節點P2之間接通時，第一電壓端FW與第一上拉節點P1之間不接通，且第一電壓端FW和第二電壓端BW的電平信號相反，從而使得第一電壓端FW與第二上拉節點P2接通時和第二電壓端BW與第二上拉節點P2接通時，第二上拉節點P2為不同電平；

下面繼續以第一電壓端FW為高電平，第二電壓端BW為低電平，第三電壓端VGL為低電平為例，對本發明實施例所提供的第二掃描單元進行描述。

第三下拉控制模塊204響應于第二下拉節點Q2的信號，控制第三電壓端VGL與第二上拉節點P2之間的接通狀態、第三電壓端VGL與第二輸出端Gout2之間的接通狀態以及第三電壓端VGL與控制節點M之間的接通狀態。當第二下拉節點Q2的信號為高電平時，第三電壓端VGL與第二上拉節點P2之間接通，第三電壓端VGL的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低，第三電壓端VGL與第二輸出端Gout2之間接通，第三電壓端VGL的信號傳輸至第二輸出端Gout2，經第二輸出端Gout2輸出，第三電壓端VGL與控制節點M之間接通，第三電壓端VGL的信號傳輸至控制節點M，將控制節點M的電位拉低；當第二下拉節點Q2的信號為低電平時，第三電壓端VGL與第二上拉節點P2之間不通過第三下拉控制模塊204接通，第三電壓端VGL與第二輸出端Gout2之間不通過第三下拉控制模塊204接通，第三電壓端VGL與控制節點M之間不通過第三下拉控制模塊204接通。

第四控制模塊211響應于控制節點M的信號，控制第三電壓端VGL與第二下拉節點Q2之間的接通狀態，當控制節點M的信號為高電平時，第三電壓端VGL與第二下拉節點Q2之間接通，第三電壓端VGL的信號傳輸至第二下拉節點Q2，將第二下拉節點Q2的電位拉低。

為了保證所述第一控制模塊108響應于所述第一信號端V1和第二信號端V2的信號，在顯示階段控制所述第三電壓端VGL與所述第一輸出端Gout1不通過所述第一控制模塊108接通，在觸控階段控制所述第三電壓端VGL和所述第一輸出端Gout1之間通過第一控制模塊108導通；所述第二控制模塊208響應于所述第一信號端V1和第二信號端V2的信號，在顯示階段控制所述第三電壓端VGL與所述第二輸出端Gout2之間不通過第二控制模塊208接通，在觸控階段控制所述第三電壓端VGL和所述第二輸出端Gout2之間通過第二控制模塊208導通。在上述實施例的基礎上，在本發明的一個實施例中，繼續如圖2所示，所述第一信號端V1輸入的信號在第一時間段T1恒為第一電平信號H1，在第二時間段T2具有至少一個第二電平信號H2，所述第一電平信號H1的脈沖寬度大于所述第二電平信號H2的脈沖寬度；所述第二信號端V2輸入的信號在第一時間段T1具有至少一個第二電平信號H2，第二時間段T2恒為第一電平信號H1，其中，第一時間段T1和第二時間段T2交錯設置。具體的，在本發明實施例中，所述第一電平信號H1和第二電平信號H2均為高電平信號，在本發明的其他實施例中，所述第一電平信號和第二電平信號還可以為低電平信號，本發明對此并不做限定，具體視情況而定。可選的，所述第二電平信號H2的脈沖寬度為所述柵極驅動電路應用的觸控顯示面板中依次觸控掃描的時間，但本發明對此并不做限定，具體視情況而定。

需要說明的是，上述實施例中是以高電位接通，低電位不接通為例對掃描單元的工作原理進行說明的，但本發明對此并不做限定，具體視情況而定。

需要說明的是，由于本發明實施例中，第一掃描單元中的第一上拉控制模塊102、第二上拉控制模塊103、第一生成模塊106、第二下拉控制模塊105、第一上拉節點P1、第一下拉節點Q1、第一信號端V1、第一時鐘信號端CK1和第一輸出模塊107、第一控制模塊108、第一控制端SET1、第二控制端RESET1；第二掃描單元中的第三上拉控制模塊202、第四上拉控制模塊203、第二生成模塊206、第四下拉控制模塊205、第二上拉節點P2、第二下拉節點Q2、第三控制端SET2、第四控制端RESET2、第二信號端V2、第二時鐘信號端CK2和第二輸出模塊207、第二控制模塊208與上一實施例所提供的柵極驅動電路相同，本發明對此不再重復贅述。下面僅對本發明實施例所提供的柵極驅動電路與上一實施例所提供的柵極驅動電路的不同部分進行描述。

具體的，如圖12所示，在本發明實施例中，第一輸入模塊101包括：第一晶體管M1、第二晶體管M2和第三晶體管M3，第一晶體管M1的控制端電連接第一控制端SET1，第一端電連接第一電壓端FW，第二端電連接第一上拉節點P1，當第一控制端SET1為高電平時，第一晶體管M1導通，第一電壓端FW的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉高。第二晶體管M2的控制端電連接第二控制端RESET1，第一端電連接至第二電壓端BW，第二端電連接至第一上拉節點P1，當第二控制端RESET1為高電平時，第二晶體管M2導通，第二電壓端BW的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低；第三晶體管M3的控制端電連接第一控制端SET1，第一端電連接至第二子電壓端VGL2，第二端電連接至控制節點M，當第一控制端SET1為高電平時，第三晶體管M3導通，第二子電壓端VGL2的電壓傳輸至控制節點M，將控制節點M的電位拉低。

第二輸入模塊201包括第二十五晶體管M25、第二十六晶體管M26和第二十三晶體管M23，其中，第二十五晶體管M25的控制端電連接第三控制端SET2，第一端電連接至第一電壓端FW，第二端電連接至第二上拉節點P2，當第三控制端SET2為高電平時，第二十五晶體管M25導通，第一電壓端FW的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉高。第二十六晶體管M26的控制端電連接第四控制端RESET2，第一端電連接至第二電壓端BW，第二端電連接至第二上拉節點P2，當第四控制端RESET2為高電平時，第二十六晶體管M26導通，第二電壓端BW的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低。第二十三晶體管M23的控制端電連接第四控制端RESET2，第一端電連接至第二電壓端BW，第二端電連接至控制節點M，當第四控制端RESET2為高電平時，第二十三晶體管M23導通，第二電壓端BW的信號傳輸至控制節點M，將控制節點M的電位拉低。

第一下拉控制模塊104包括第五晶體管M5、第六晶體管M6和第四十三晶體管M43，其中，第五晶體管M5的控制端電連接第一下拉節點Q1，第一端電連接第二子電壓端VGL2，第二端電連接第一上拉節點P1，當第一下拉節點Q1為高電平時，第五晶體管M5導通，第二子電壓端VGL2的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低。第六晶體管M6的控制端電連接第一下拉節點Q1，第一端電連接第一子電壓端VGL1，第二端電連接第一輸出端Gout1，當第一下拉節點Q1為高電平時，第六晶體管M6導通，第一子電壓端VGL1的信號傳輸至第一輸出端Gout1，經第一輸出端Gout1輸出。第四十三晶體管M43的控制端電連接至第一下拉節點Q1，第一端電連接第二子電壓端VGL2，第二端電連接至控制節點M，當第一下拉節點Q1為高電平時，第四十三晶體管M43導通，第二子電壓端VGL2的信號傳輸至控制節點M，將控制節點M的電位拉低。

第三下拉控制模塊204包括第十八晶體管M18、第十七晶體管M17和第四十四晶體管M44，其中，第十八晶體管M18的控制端電連接第二下拉節點Q2，第一端電連接第二子電壓端VGL2，第二端電連接第二上拉節點P2；當第二下拉節點Q2為高電平時，第十八晶體管M18導通，第二子電壓端VGL2的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低。第十七晶體管M17的控制端電連接第二下拉節點Q2，第一端電連接第一子電壓端VGL1，第二端電連接第二輸出端Gout2；當第二下拉節點Q2為高電平時，第十七晶體管M17導通，第一子電壓端VGL1的信號傳輸至第二輸出端Gout2，經第二輸出端Gout2輸出。第四十四晶體管M44的控制端電連接第二下拉節點Q2，第一端電連接第二子電壓端VGL2，第二端電連接控制節點M，當第二下拉節點Q2為高電平時，第四十四晶體管M44導通，第二子電壓端VGL2的信號傳輸至控制節點M，將控制節點M的電位拉低。

所述第三控制模塊111包括第三十九晶體管M39，所述第三十九晶體管M39的控制端電連接至所述控制節點M，第一端電連接至所述第二子電壓端VGL2，第二端電連接至所述第一下拉節點Q1，當所述控制節點M為高電平時，第三十九晶體管M39導通，所述第二子電壓端VGL2的信號傳輸至第一下拉節點Q1，將第一下拉節點Q1的電位拉低。

所述第四控制模塊211包括第四十晶體管M40，所述第四十晶體管M40的控制端電連接至所述控制節點M，第一端電連接至第二子電壓端VGL2，第二端電連接至所述第二下拉節點Q2，當所述控制節點M為高電平時，第四十晶體管M40導通，所述第二子電壓端VGL2的信號傳輸至第二下拉節點Q2，將第二下拉節點Q2的電位拉低。

在上述實施例的基礎上，在本發明的一個實施例中，所述第一掃描單元還包括第五控制模塊，所述第五控制模塊的控制端電連接至所述第一輸出端Gout1，第一端電連接至所述第二子電壓端VGL2，第二端電連接至控制節點M；所述第二掃描單元還包括第六控制模塊，所述第六控制模塊的控制端電連接至所述第二輸出端Gout2，第一端電連接至所述第二子電壓端VGL2，第二端電連接至所述控制節點M。

具體的，如圖13所示，所述第五控制模塊包括第四十一晶體管M41，所述第四十一晶體管M41的控制端電連接至所述第一輸出端Gout1，第一端電連接至所述第二子電壓端VGL2，第二端電連接至所述控制節點M，當所述所述第一輸出端Gout1為高電平時，所述第四十一晶體管M41導通，所述第二子電壓端的信號傳輸至所述控制節點M，將所述控制節點M的電位拉低；所述第六控制模塊包括第四十二晶體管M42，所述第四十二晶體管M42的控制端電連接至所述第二輸出端Gout2，第一端電連接至所述第二子電壓端VGL2，第二端電連接至所述控制節點M，當所述控制節點為高電平時，所述第四十二晶體管M42導通，所述第二子電壓端的信號傳輸至所述控制節點M，將所述控制節點M的電位拉低。

在上述任一實施例的基礎上，在本發明的一個實施例中，所述掃描單元還包括第五控制端，所述第一掃描單元還包括：第七控制模塊，第七控制模塊響應于第五控制端RST的信號，控制第三電壓端VGL與第一上拉節點P1之間的接通狀態。當第五控制端RST的信號為高電平時，第三電壓端VGL與第一上拉節點P1之間接通，第三電壓端VGL的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位拉低，從而使得第一上拉節點P1的電位快速拉低。

同理，第二掃描單元還包括第八控制模塊，第八控制模塊響應于第五控制端RST的信號，控制第三電壓端VGL與第二上拉節點P2之間的接通狀態。當第五控制端RST的信號為高電平時，第三電壓端VGL與第二上拉節點P2之間接通，第三電壓端VGL的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位拉低，從而使得第二上拉節點P2電位快速拉低。

具體的，如圖14所示，第七控制模塊包括：第三十七晶體管M37，第三十七晶體管M37的控制端電連接第五控制端RST，第一端電連接至第二子電壓端VGL2，第二端電連接至第一上拉節點P1，當第五控制端RST的信號為高電平時，第三十七晶體管M37導通，第二子電壓端VGL2的信號傳輸至第一上拉節點P1，將第一上拉節點P1的電位快速拉低，提高掃描單元和包括該掃描單元的柵極驅動電路的穩定性。

同理，第八控制模塊包括：第三十八晶體管M38，第三十八晶體管M38的控制端電連接第五控制端RST，第一端電連接第二子電壓端VGL2，第二端電連接第二上拉節點P2，當第五控制端RST的信號為高電平時，第三十八晶體管M38導通，第二子電壓端VGL2的信號傳輸至第二上拉節點P2，將第二上拉節點P2的電位快速拉低，提高掃描單元和包括該掃描單元的柵極驅動電路的穩定性。

綜上所述，本發明實施例所提供的柵極驅動電路，在各掃描單元中設置第一控制模塊和第二控制模塊，在觸控階段利用第一控制模塊使第一輸出端維持低電位，同時利用第二控制模塊使第二輸出端維持低電位，從而減弱該柵極驅動電路應用的觸控顯示面板中各柵極線與觸控電極之間的電容耦合作用，提高觸控檢測精度，并且增加的走線較短，線寬較小，占用邊框面積較小，有利于窄邊框的實現。

本說明書中各個部分采用遞進的方式描述，每個部分重點說明的都是與其他部分的不同之處，各個部分之間相同相似部分互相參見即可。

對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或范圍的情況下，在其它實施例中實現。因此，本發明將不會被限制于本文所示的實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。

完整全部詳細技術資料下載

當前第1頁1 2 3