移位寄存單元、移位寄存器及顯示面板的制作方法

本申請涉及顯示技術領域，具體涉及移位寄存單元、移位寄存器及顯示面板。

背景技術：

在顯示面板的一種常規設計中，顯示面板的中心區域內上可以設置有像素陣列、多條柵線、與多條柵線絕緣相交的數據線。顯示面板的邊框范圍內還可以設置有用于驅動柵線進行掃描的柵極驅動電路。柵極驅動電路通常包括多個級聯的移位寄存單元。目前液晶顯示器的邊框的發展趨勢為越來越窄，而邊框的寬度由移位寄存單元中電路元件的數量和尺寸決定。

圖1所示為現有的一種移位寄存單元的電路結構示意圖，在圖1中，移位寄存單元100包括兩個時鐘信號輸入端CK11和CK12、高電平信號輸入端Vgh1、低電平信號輸入端Vgl1、移位信號輸入端Stv11、移位信號輸出端Next1、重置信號端Reset1、柵極驅動信號輸出端Gout1、鎖存器111、與非門112以及緩沖電路113。其中鎖存器11包括12個TFT(薄膜晶體管，Thin Film Transistor)，用于在時鐘信號輸入端CK11、高電平信號輸入端Vgh1、低電平信號輸入端Vgl1輸入的信號的控制下將移位信號輸入端Stv11移位后輸出至移位信號輸出端Next1，與非門112和緩沖電路113用于對移位信號輸出端Next1輸出的信號進行轉換后向柵極驅動信號輸出端Gout1輸出柵極驅動信號。由于移位寄存單元TFT數量較多，故而難以進一步縮小顯示器邊框的尺寸。

技術實現要素：

為了解決上述技術問題，本申請提供了移位寄存單元、移位寄存器及顯示面板。

第一方面，本申請提供了一種移位寄存單元，所述移位寄存單元包括鎖存器，所述鎖存器包括第一時鐘信號輸入端、第二時鐘信號輸入端、輸入信號端、第一晶體管、第二晶體管、第一反相器和第二反相器；所述第一晶體管的柵極與所述第一時鐘信號輸入端連接，所述第一晶體管的第一極與所述輸入信號端連接，所述第一晶體管的第二極與所述第一反相器的輸入端連接；所述第二晶體管的柵極與所述第二時鐘信號輸入端連接，所述第二晶體管的第一極與所述第一晶體管的第二極連接，所述第二晶體管的第二極與所述第二反相器的輸出端連接；所述第一反相器的輸出端與所述第二反相器的輸入端連接，所述第二反相器的輸出端與所述鎖存器的輸出端連接；所述第一晶體管和所述第二晶體管的溝道類型相同。

第二方面，本申請提供了一種移位寄存器，移位寄存器包括N個級聯的上述移位寄存單元，其中N為正整數。

第三方面，本申請提供了一種顯示面板，包括多條掃描線以及上述移位寄存器，其中，所述移位寄存器中每一級移位寄存單元的輸出端分別與一條所述掃描線連接。

本申請提供的移位寄存單元、移位寄存器和顯示面板，通過較少數量的晶體管實現柵極信號的移位輸出，簡化了移位寄存單元的電路結構，減少了移位寄存器的功耗，有利于窄邊框的設計。

附圖說明

通過閱讀參照以下附圖所作的對非限制性實施例詳細描述，本申請的其它特征、目的和優點將會變得更明顯：

圖1是現有的一種移位寄存單元的電路結構示意圖；

圖2是本申請提供的移位寄存單元中鎖存器的一個實施例的電路結構示意圖；

圖3是本申請提供的移位寄存單元中鎖存器的另一個實施例的電路結構示意圖；

圖4是包含圖2所示鎖存器的移位寄存單元的一個實施例的電路結構示意圖；

圖5是包含圖2所示鎖存器的移位寄存單元的另一個實施例的電路結構示意圖；

圖6是包含圖3所示鎖存器的移位寄存單元的一個實施例的電路結構示意圖；

圖7是包含圖3所示鎖存器的移位寄存單元的另一個實施例的電路結構示意圖；

圖8是本申請實施例提供的移位寄存單元的一個工作時序示意圖；

圖9是本申請提供的移位寄存器的一個實施例的結構示意圖；

圖10是本申請提供的移位寄存器的另一個實施例的結構示意圖。

具體實施方式

下面結合附圖和實施例對本申請作進一步的詳細說明。可以理解的是，此處所描述的具體實施例僅僅用于解釋相關發明，而非對該發明的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與有關發明相關的部分。

需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。下面將參考附圖并結合實施例來詳細說明本申請。

請參考圖2，其示出了本申請提供的移位寄存單元中鎖存器的一個實施例的電路結構示意圖。如圖2所示，鎖存器200包括第一時鐘信號輸入端CK1、第二時鐘信號輸入端CK2、輸入信號端IN、第一晶體管M1、第二晶體管M2、第一反相器R1和第二反相器R2。

在鎖存器200中，第一晶體管M1的柵極與第一時鐘信號輸入端CK1連接，第一晶體管M1的第一極與輸入信號端IN連接，第一晶體管M1的第二極與第一反相器R1的輸入端連接；第二晶體管M2的柵極與第二時鐘信號輸入端CK2連接，第二晶體管M2的第一極與第一晶體管M1的第二極連接，第二晶體管M2的第二極與第二反相器R2的輸出端連接；第一反相器R1的輸出端與第二反相器R2的輸入端連接，第二反相器R2的輸出端與鎖存器200的輸出端Next連接。其中，第一晶體管M1和第二晶體管M2的溝道類型相同。圖2以第一晶體管M1和第二晶體管M2均為N型晶體管示例性地進行說明，在實際應用中，第一晶體管M1和第二晶體管M2也可以均為P型晶體管，本申請對此不作限定。

在本實施例中，第一晶體管M1響應于第一時鐘信號輸入端CK1輸入的信號而導通或截止，第一晶體管M1導通時將輸入信號端IN輸入的信號傳遞至第一反相器R1的輸入端和第二晶體管M2的第一極。第二晶體管M2響應于第二時鐘信號輸入端CK2輸入的信號而導通或截止，第二晶體管M2導通時將第二晶體管M2第一極的信號傳遞至鎖存器200的輸出端Next。第一反相器R1用于將第一晶體管M1第二極輸出的信號反相后輸出至第二反相器R2的輸入端，第二反相器R2用于將第一反相器R1輸出的信號反相后輸出至鎖存器200的輸出端Next，從而實現輸入信號端IN輸入的信號的鎖存。

可選地，第一時鐘信號輸入端CK1用于輸入第一信號，第二時鐘信號輸入端CK2用于輸入第二信號，輸入信號端IN用于輸入單脈沖信號。其中，第一信號和第二信號為周期相同的時鐘信號，第一信號和第二信號的占空比相等。

進一步地，第一反相器R1可以包括第四晶體管M24和第五晶體管M25。其中，第四晶體管M24的柵極與第五晶體管M25的柵極相互連接，形成第一反相器R1的輸入端，第四晶體管M24和第五晶體管M25的第二極相互連接，形成第一反相器R1的輸出端；第四晶體管M24和第五晶體管M25分別為N型晶體管和P型晶體管中的一種，且二者溝道類型不同。第四晶體管M24和第五晶體管M25中的P型晶體管的第一極與第一電壓信號輸入端Vgh連接，第四晶體管M24和第五晶體管M25中的N型晶體管的第一極與第二電壓信號輸入端Vgl連接。圖2中以第四晶體管M24為P型晶體管、第五晶體管M25為N型晶體管作為示例，其中第四晶體管M24的第一極與第一電壓信號輸入端Vgh連接，第五晶體管M25的第一極與第二電壓信號輸入端Vgl連接。第二反相器R2和第一反相器R1的電路結構類似，包括兩個溝道類型不同的晶體管。

從圖2可以看出，與現有的移位寄存單元100的結構相比，本實施例簡化了的移位寄存單元的鎖存器200的電路結構，減少了鎖存器200中的晶體管數量，從而可以縮小移位寄存單元所占用的邊框面積，有利于窄邊框的設計；同時，由于減少了移位寄存單元中晶體管的數量，能夠降低移位寄存器的功耗。

繼續參考圖3，其示出了本申請提供的移位寄存單元中鎖存器的另一個實施例的電路結構示意圖。如圖3所示，鎖存器300包括第一時鐘信號輸入端CK1、第二時鐘信號輸入端CK2、輸入信號端IN、第一晶體管M1、第二晶體管M2、第一反相器R1和第二反相器R2。

在鎖存器300中，第一晶體管M1的柵極與第一時鐘信號輸入端CK1連接，第一晶體管M1的第一極與輸入信號端IN連接，第一晶體管M1的第二極與第一反相器R1的輸入端連接；第二晶體管M2的柵極與第二時鐘信號輸入端CK2連接，第二晶體管M2的第一極與第一晶體管M1的第二極連接，第二晶體管M2的第二極與第二反相器R2的輸出端連接；第一反相器R1的輸出端與第二反相器R2的輸入端連接，第二反相器R2的輸出端與鎖存器300的輸出端Next連接。其中，第一晶體管M1和第二晶體管M2的溝道類型相同。

在本實施例中，鎖存器300還包括第三反相器R3。第三反相器R3的輸入端與第一時鐘信號輸入端CK1連接，第三反相器R3的輸出端與第二時鐘信號輸入端CK2連接。

鎖存器200或300在第一時鐘信號輸入端CK1輸入的信號控制第一晶體管M1導通時處于信號傳輸狀態，在第二時鐘信號輸入端CK2輸入的信號控制第二晶體管M2導通時轉換為鎖存狀態。可選地，第一時鐘信號輸入端CK1用于輸入第一信號，第二時鐘信號輸入端CK2用于輸入第二信號，輸入信號端IN用于輸入單脈沖信號。其中，第一信號和第二信號為周期相同的時鐘信號，第一信號和第二信號的占空比相等。

從圖3可以看出，與圖2所示實施例不同的是，圖3所示實施例中通過第三反相器R3控制第一時鐘信號輸入端CK1和第二時鐘信號輸入端CK2輸入的信號同時發生翻轉，第二時鐘信號輸入端CK2輸入的信號與第一時鐘信號輸入端CK1輸入的信號互為反相信號。由此，在圖2所示實例的基礎上，采用圖3所示的鎖存器300的電路結構可以消除由于第二時鐘信號輸入端CK2輸入的信號和第一時鐘信號輸入端CK1輸入的時鐘信號發生翻轉的時刻不一致對電路的穩定性造成的影響，保證鎖存器300從傳輸狀態轉換為鎖存狀態時沒有延遲，使得鎖存器中的信號更加穩定。并且，在增加第三反相器后，第二晶體管M2的柵極信號的來源為反相器中的第一電壓信號輸入端Vgh輸入的恒定的電壓信號或第二電壓信號輸入端Vgl輸入的恒定的電壓信號，相較于圖2所示實施例中利用第二時鐘信號輸入端輸入的時鐘信號直接控制第二晶體管M2的導通或截止，本實施例中第二晶體管M2的狀態更穩定，從而進一步提升了第一晶體管M1的第二極和第二晶體管M2的第一極連接的節點處的電位信號的穩定性。

在一些實施例中，本申請提供的移位寄存單元還包括與非門和緩沖電路。其中，與非門的輸入端與鎖存器的輸出端連接，與非門的輸出端與緩沖電路的輸入端連接。請參考圖4，其示出了包含圖2所示鎖存器的移位寄存單元的一個實施例的電路結構示意圖。

如圖4所示，移位寄存單元400包括鎖存器200、與非門410以及緩沖電路420。其中，與非門410的輸入端與鎖存器200的輸出端Next連接，與非門410的輸出端與緩沖電路420的輸入端連接。

緩沖電路420可以包括第四反相器R4、第五反相器R5和第六反相器R6。其中，第四反相器R4的輸入端與緩沖電路420的輸入端連接，第四反相器R4的輸出端與第五反相器R5的輸入端連接；第五反相器的R5輸出端與第六反相器R6的輸入端連接；第六反相器R6的輸出端與移位寄存單元的輸出端Gout連接。

與非門410可以包括第一輸入端411和第二輸入端412。與圖3相比較，圖4所示鎖存器200不包括第三反相器R3，與非門410的第一輸入端411與鎖存器200的輸出端Next連接，與非門420的第二輸入端412與第二時鐘信號輸入端CK2連接。與非門410的輸出端413與第四反相器R4的輸入端連接。

如圖4所示，移位寄存單元400還包括第一電壓信號輸入端Vgh和第二電壓信號輸入端Vgl。第一電壓信號輸入端Vgh用于輸入具有恒定電壓值的第一電壓信號，第二電壓信號輸入端Vgl用于輸入具有恒定電壓值的第二電壓信號。其中第一電壓信號和第二電壓信號的電壓值不相等。

與非門可以用于對輸入的信號進行與非運算后輸出，在圖4中，與非門410對鎖存器200的輸出端Next輸出的信號和第二時鐘信號輸入端CK2輸入的信號進行與非運算后輸出至緩沖電路420。具體地，與非門410可以包括第六晶體管M46、第七晶體管M47、第八晶體管M48以及第九晶體管M49。其中，第六晶體管M46和第七晶體管M47為P型晶體管，第八晶體管M48和第九晶體管M49為N型晶體管。第六晶體管M46的柵極與與非門410的第一輸入端411連接，第七晶體管M47的柵極與與非門410的第二輸入端412連接，第六晶體管M46和第七晶體管M47的第一極均與第一電壓信號輸入端Vgh連接，第六晶體管M46和第七晶體管M47的第二極均與與非門410的輸出端413連接。第八晶體管M48的柵極與第一輸入端411連接，第八晶體管M48的第一極與第九晶體管M49的第二極連接，第八晶體管M48的第二極與與非門的輸出端413連接，第九晶體管M49的柵極與第二輸入端412連接，第九晶體管M49的第一極與第二電壓信號輸入端Vgl連接。其中，與非門410的輸出端413的信號由第一電壓信號輸入端Vgh或第二電壓信號輸入端Vgl提供，因此與非門410輸出的信號較穩定，不受時鐘信號翻轉時電位波動的影響。

緩沖電路420可以將與非門410輸出的信號進行穩壓、降噪等處理，增強移位寄存單元400的驅動能力。

進一步地，移位寄存單元400還可以包括重置單元430。重置單元430可以包括第一電壓信號輸入端Vgh、重置信號輸入端Reset和第三晶體管M43。第三晶體管M43的柵極與重置信號輸入端Reset連接，第三晶體管M43的第一極與第一電壓信號輸入端Vgh連接，第三晶體管M43的第二極與第一反相器R1的輸出端連接。其中，第三晶體管M43可以為P型晶體管或N型晶體管(圖4中以第三晶體管M43為P型晶體管作為示例)。第三晶體管M43導通時將第一電壓信號輸入端Vgh輸入的信號傳遞至第一反相器R1的輸出端和第二反相器R2的輸入端，第二反相器R2將第一電壓信號輸入端Vgh輸入的信號反相后向鎖存器200的輸出端輸出電位相反的信號，當第一電壓信號輸入端Vgh輸入高電位信號時，鎖存器200的輸出端的信號被重置為低電位信號。

在一些可選的實現方式中，重置信號輸入端Reset用于輸入重置信號。重置信號可以包括脈沖信號。當第三晶體管M43為P型晶體管時，重置信號可以為低電平的脈沖信號。

顯示器一般用于顯示連續的多幀圖像，可以在切換不同幀的圖像時利用重置單元430將鎖存器200輸出端輸出的電位重置為低電位，這時移位寄存單元400的輸出端Gout輸出低電位的柵極驅動信號，從而可以避免當前掃描的圖像受到上一幀圖像的柵極驅動信號的影響。

在另一些實施例中，緩沖電路可以包括一個反相器。圖5示出了包含圖2所示鎖存器的移位寄存單元的另一個實施例的電路結構示意圖。如圖5所示，移位寄存單元500包括鎖存器200、與非門510、緩沖電路520以及重置單元530。其中與非門510、重置單元530的電路結構分別與圖4所示移位寄存單元中的與非門410、重置單元430的電路結構相同。緩沖電路520可以包括第七反相器R7，第七反相器R7的輸入端與緩沖電路520的輸入端連接，也即與與非門510的輸出端連接，第七反相器R7的輸出端與移位寄存單元500的輸出端Gout連接。第七反相器R7的電路結構可以與鎖存器200中的第一反相器R1的電路結構相同。

與圖4所示實施例相比，圖5所示移位寄存單元500進一步縮減了緩沖電路中的晶體管數量，進一步簡化了移位寄存單元的電路結構，可以實現更窄邊框的設計。

進一步參考圖6，其示出了包含圖3所示鎖存器的移位寄存單元的一個實施例的電路結構示意圖。如圖6所示，移位寄存單元600包括鎖存器300、與非門610以及緩沖電路620。

緩沖電路620可以包括第四反相器R4、第五反相器R5和第六反相器R6。其中，第四反相器R4的輸入端與緩沖電路620的輸入端連接，第四反相器R4的輸出端與第五反相器R5的輸入端連接；第五反相器的R5輸出端與第六反相器R6的輸入端連接；第六反相器R6的輸出端與移位寄存單元600的輸出端Gout連接。

與非門610可以包括第一輸入端611和第二輸入端612。圖6所示鎖存器300包括第三反相器R3，這時，移位寄存單元600還可以包括第三時鐘信號輸入端CK3。第三時鐘信號輸入端CK3用于輸入第三信號，第三信號為與輸入第一時鐘信號輸入端CK1的第一信號周期相同、占空比相同的時鐘信號。與非門610的第一輸入端611與鎖存器300的輸出端Next連接，與非門610的第二輸入端612與第三時鐘信號輸入端CK3連接。與非門610的輸出端613與第四反相器R4的輸入端連接。

如圖6所示，移位寄存單元600還包括第一電壓信號輸入端Vgh和第二電壓信號輸入端Vgl。第一電壓信號輸入端Vgh用于輸入具有恒定電壓值的第一電壓信號，第二電壓信號輸入端Vgl用于輸入具有恒定電壓值的第二電壓信號。其中第一電壓信號和第二電壓信號的電壓值不相等。

緩沖電路620可以將與非門610輸出的信號進行穩壓、降噪等處理，增強移位寄存單元600的驅動能力。

進一步地，移位寄存單元600還可以包括重置單元630。重置單元630可以包括第一電壓信號輸入端Vgh、重置信號輸入端Reset和第三晶體管M63。第三晶體管M63的柵極與重置信號輸入端Reset連接，第三晶體管M63的第一極與第一電壓信號輸入端Vgh連接，第三晶體管M63的第二極與第一反相器R1的輸出端連接。其中，第三晶體管M63可以為P型晶體管或N型晶體管(圖6中以第三晶體管M63為P型晶體管作為示例)。第三晶體管M63導通時將第一電壓信號輸入端Vgh輸入的信號傳遞至第一反相器R1的輸出端和第二反相器R2的輸入端，第二反相器R2將第一電壓信號輸入端Vgh輸入的信號反相后向鎖存器300的輸出端輸出電位相反的信號，當第一電壓信號輸入端Vgh輸入高電位信號時，鎖存器300的輸出端的信號被重置為低電位信號。

在一些可選的實現方式中，重置信號輸入端Reset用于輸入重置信號。重置信號可以包括脈沖信號。當第三晶體管M63為P型晶體管時，重置信號可以為低電平的脈沖信號。

顯示器一般用于顯示連續的多幀圖像，可以在切換不同幀的圖像時利用重置單元630將鎖存器300輸出端Next輸出的電位重置為低電位，這時移位寄存單元600的輸出端Gout輸出低電位的柵極驅動信號，從而可以避免當前掃描的圖像受到上一幀圖像的柵極驅動信號的影響。

在另一些實施例中，緩沖電路可以包括一個反相器。圖7示出了包含圖3所示鎖存器的移位寄存單元的另一個實施例的電路結構示意圖。如圖7所示，移位寄存單元700包括鎖存器300、與非門710、緩沖電路720以及重置單元730。其中與非門710、重置單元730的電路結構分別與圖5所示移位寄存單元中的與非門510、重置單元530的電路結構相同。緩沖電路720可以包括第七反相器R77，第七反相器R77的輸入端與緩沖電路720的輸入端連接，也即與與非門710的輸出端連接，第七反相器R77的輸出端與移位寄存單元700的輸出端Gout連接。第七反相器R77的電路結構可以與鎖存器300中的第一反相器R1的電路結構相同。

與圖6所示實施例相比，圖7所示移位寄存單元700進一步縮減了緩沖電路中的晶體管數量，進一步簡化了移位寄存單元的電路結構，可以實現更窄邊框的設計。

本申請上述實施例提供的移位寄存單元可以實現輸入信號的移位輸出。以下結合圖8描述本申請實施例提供的移位寄存單元的驅動方法。

圖8示出了圖4所示實施例的移位寄存單元400的一個工作時序示意圖。其中示出了輸入信號端IN、第一時鐘信號輸入端CK1、第二時鐘信號輸入端CK2輸入的信號以及鎖存器200的輸出端Next、移位寄存單元400的輸出端Gout輸出的信號。

在第一階段T1，第一時鐘信號輸入端CK1輸入高電平信號，第二時鐘信號輸入端CK2輸入低電平信號，這時，第一晶體管M1導通，第二晶體管M2截止。第一晶體管M1將輸入信號端IN輸入的高電平信號傳遞至第一晶體管M1的第二極以及第二晶體管M2的第一極。第一反相器R1和第二反相器R2將第一晶體管M1的第二極的高電平信號進行兩次反相后向鎖存器200的輸出端Next輸出高電平信號。與非門410對鎖存器200的輸出端Next輸出的高電平信號和第二時鐘信號輸入端CK2輸入的低電平信號進行與非運算后輸出高電平信號，緩沖電路420將與非門410輸出的高電平信號進行三次反相后向移位寄存單元400的輸出端Gout輸出低電平信號。

在第二階段T2，第一時鐘信號輸入端CK1輸入低電平信號，第二時鐘信號輸入端CK2輸入高電平信號，這時，第一晶體管M1截止，第二晶體管M2導通。第二晶體管M2的第一極電位維持在第一階段T1的高電位，第二晶體管M2將其第一極的高電平信號傳遞至鎖存器200的輸出端Next。與非門410對鎖存器的輸出端Next輸出的高電平信號和第二時鐘信號輸入端CK2輸入的高電平信號進行與非運算后輸出低電平信號，緩沖電路420將與非門410輸出的低電平信號進行三次反相后向移位寄存單元400的輸出端Gout輸出高電平信號。

第三階段，第一時鐘信號輸入端CK1輸入高電平信號，第二時鐘信號輸入端CK2輸入低電平信號，這時，第一晶體管M1導通，第二晶體管M2截止。第一晶體管M1將輸入信號端IN輸入的低電平信號傳遞至第一晶體管M1的第二極以及第二晶體管M2的第一極。第一反相器R1和第二反相器R2將第一晶體管M1的第二極的低電平信號進行兩次反相運算后向鎖存器200的輸出端Next輸出低電平信號。與非門410對鎖存器的輸出端Next輸出的低電平信號和第二時鐘信號輸入端CK2輸入的低電平信號進行與非運算后輸出高電平信號，緩沖電路420將與非門410輸出的高電平信號進行三次反相后向移位寄存單元400的輸出端Gout輸出低電平信號。從圖8可以看出，移位寄存單元400的輸出端Gout輸出的信號的上升沿與輸入信號端IN輸入的脈沖信號的上升沿之間具有至少一個時鐘脈寬的延遲，由此實現了輸入信號端IN輸入的脈沖信號的移位。

本申請還提供了移位寄存器，包括N個級聯的上述移位寄存單元，其中N為正整數。請參考圖9，其示出了本申請提供的移位寄存器的一個實施例的結構示意圖。

如圖9所示，移位寄存器900包括N個級聯的移位寄存單元SR11、SR12、SR13、…、SR1N-1、SR1N，其中每一級移位寄存單元SR11、SR12、SR13、…、SR1N-1、SR1N均可以為上述結合圖4至圖7描述的移位寄存單元。第一級移位寄存單元SR11的輸入信號端IN輸入啟動信號Stv，第二級至第N級移位寄存單元SR12至SR1N中的每一級移位寄存單元的輸入信號端IN與上一級移位寄存單元中的鎖存器的輸出端Next連接。

若移位寄存器900中每一級移位寄存單元SR11、SR12、SR13、…、SR1N-1、SR1N均為圖4或圖5所示的移位寄存單元，則每一級移位寄存單元SR11、SR12、SR13、…、SR1N-1、SR1N的第一時鐘信號端CLK1和第二時鐘信號端CLK2分別對應圖4或圖5所示移位寄存單元中的第一時鐘信號輸入端CK1和第二時鐘信號輸入端CK2。

若移位寄存器900中每一級移位寄存單元SR11、SR12、SR13、…、SR1N-1、SR1N均為圖6或圖7所示的移位寄存單元，則每一級移位寄存單元SR11、SR12、SR13、…、SR1N-1、SR1N的第一時鐘信號端CLK1和第二時鐘信號端CLK2分別對應圖6或圖7所示移位寄存單元中的第一時鐘信號輸入端CK1和第三時鐘信號輸入端CK3。

在本實施例中，第一時鐘信號端CLK1和第二時鐘信號端CLK2分別用于接收第一時鐘信號CKV11和第二時鐘信號CKV12。第一時鐘信號CKV11和第二時鐘信號CKV12為周期相同、占空比相同的時鐘信號。

每一級移位寄存單元SR11、SR12、SR13、…、SR1N-1、SR1N還可以包括重置信號輸入端RST。各級移位寄存單元SR11、SR12、SR13、…、SR1N-1、SR1N的重置信號輸入端RST均用于接收重置信號Reset1。

繼續參考圖10，其示出了本申請提供的移位寄存器的另一個實施例的結構示意圖。

如圖10所示，移位寄存器1000包括N個級聯的移位寄存單元SR21、SR22、SR23、SR24、…、SR2N，N為正整數。其中每一級移位寄存單元SR11、SR21、SR22、SR23、SR24、…、SR2N均可以為上述圖4至圖7的移位寄存單元。第一級移位寄存單元SR21的輸入信號端IN輸入第一啟動信號Stv1，第二級移位寄存單元SR22的輸入信號端IN輸入第二啟動信號Stv2。

若移位寄存器1000中每一級移位寄存單元SR21、SR22、SR23、SR24、…、SR2N均為圖4或圖5所示的移位寄存單元，則每一級移位寄存單元SR21、SR22、SR23、SR24、…、SR2N的第一時鐘信號端CLK1和第二時鐘信號端CLK2分別對應圖4或圖5所示移位寄存單元中的第一時鐘信號輸入端CK1和第二時鐘信號輸入端CK2。

若移位寄存器1000中每一級移位寄存單元SR21、SR22、SR23、SR24、…、SR2N均為圖6或圖7所示的移位寄存單元，則每一級移位寄存單元SR21、SR22、SR23、SR24、…、SR2N的第一時鐘信號端CLK1和第二時鐘信號端CLK2分別對應圖6或圖7所示移位寄存單元中的第一時鐘信號輸入端CK1和第三時鐘信號輸入端CK3。

在本實施例中，第2i-1級移位寄存單元SR2(2i-1)的第一時鐘信號輸入端CLK1和第二時鐘信號輸入端CLK2分別輸入第一時鐘信號CKV21和第二時鐘信號CKV22，第2i級移位寄存單元SR2(2i)的第一時鐘信號輸入端CLK1和第二時鐘信號輸入端CLK2分別輸入第三時鐘信號CKV23和第四時鐘信號CKV24。第j級移位寄存單元SR2j的輸入信號端IN與第j-2級移位寄存單元SR2(j-2)中的鎖存器的輸出端Next連接，其中i，j為正整數且2i≤N，2＜j≤N。第一時鐘信號CKV21、第二時鐘信號CKV22、第三時鐘信號CKV23和第四時鐘信號CKV24的周期相同、占空比相同。

每一級移位寄存單元SR21、SR22、SR23、SR24、…、SR2N還可以包括重置信號輸入端RST。各級移位寄存單元SR21、SR22、SR23、SR24、…、SR2N的重置信號輸入端RST均用于接收重置信號Reset2。

本申請上述實施例提供的移位寄存器，由于簡化了每一級移位寄存單元的電路結構，減少了移位寄存單元中的晶體管數量，能夠有效地減小移位寄存器所占用的邊框面積，能夠進一步縮小顯示器邊框的尺寸，同時，可以減小移位寄存器的功耗。

本申請實施例還提供了一種顯示面板，包括多條掃描線以及上述移位寄存器。移位寄存器中每一級移位寄存單元的輸出端分別與一條掃描線連接，用于向一條掃描線輸出移位信號。當采用圖9所示移位寄存器時，可以逐條向掃描線輸出移位信號，實現顯示面板的逐行掃描；當采用圖10所示移位寄存器時，可以隔行向掃描線輸出移位信號，實現顯示面板的隔行掃描。

可以理解，上述顯示面板還包括一些公知的結構，諸如像素陣列、與像素陣列中的像素單元一一對應連接的薄膜晶體管、與掃描線絕緣相交的數據線、源極驅動電路等等。其中，數據線用于將需要顯示的數據信號通過薄膜晶體管傳遞至每個像素單元中。

以上描述僅為本申請的較佳實施例以及對所運用技術原理的說明。本領域技術人員應當理解，本申請中所涉及的發明范圍，并不限于上述技術特征的特定組合而成的技術方案，同時也應涵蓋在不脫離所述發明構思的情況下，由上述技術特征或其等同特征進行任意組合而形成的其它技術方案。例如上述特征與本申請中公開的(但不限于)具有類似功能的技術特征進行互相替換而形成的技術方案。