移位寄存器及顯示裝置的制作方法

本發明涉及一種薄膜晶體管技術。更具體地說，本發明涉及一種雙向移位寄存器電路的改良，其目的是對晶體管組件作臨界電壓補償機制，進而改善晶體管組件臨界電壓位移(Vth Shift)的不穩定現象。

背景技術：

一般使用非晶硅薄膜晶體管為組成組件的掃描位移電路，其中有部分非晶硅薄膜晶體管組件會有臨界電壓位移(Vth Shift)的不穩定現象，隨著使用時間的增加，臨界電壓位移的程度會嚴重影響掃描位移電路的正常運作，甚至最后掃描位移電路會因此而失效。

現今以非晶硅薄膜晶體管來實現的移位寄存器電路，都會面臨晶體管的臨界電壓隨著使用時間的增加，而產生臨界電壓偏移的現象。而隨著偏移的嚴重程度增加，也同時影響電路的正常運作，甚至于失效。

技術實現要素：

為了解決現有技術中存在的缺失，本案發明人提出一種移位寄存器及顯示裝置來有效改善上述缺失。本發明解決了現有技術中移位寄存器電路會面臨晶體管的臨界電壓隨著使用時間的增加，產生臨界電壓偏移的現象，進而影響電路正常運作的問題，同時本發明也易于實現，因此，本發明具有產業可利用性。

依據上述構想，本發明的一實施例提出一種移位寄存器其包含：主要電路以及次要電路。其中所述主要電路具有輸出端、第一輸入端及第二輸入端，并與第一共同點電連接。所述次要電路與所述第一共同點電連接，并包含：反向電路以及下拉電路，所述下拉電路與所述反向電路電連接。其中所述下拉電路包含：第一晶體管、第二晶體管、第三晶體管及第四晶體管。所述第一晶體管，具有第一頂柵極、第一底柵極、第一晶體管的第一極及第一晶體管的第二極；所述第二晶體管，具有第二頂柵極、第 二底柵極、第二晶體管的第一極及第二晶體管的第二極；所述第三晶體管，具有第三頂柵極、第三底柵極、第三晶體管的第一極及第三晶體管的第二極；以及所述第四晶體管，具有第四頂柵極、第四底柵極、第四晶體管的第一極及第四晶體管的第二極。

本發明的另一實施例是提供一種顯示裝置其包含：顯示面板以及移位寄存裝置。其中所述移位寄存裝置，用以驅動所述顯示面板，所述移位寄存裝置包含至少一移位寄存器，所述移位寄存器包含：主要電路以及次要電路。所述次要電路，與所述第一共同點電連接，并包含：反向電路以及下拉電路，所述下拉電路與所述反向電路電連接。其中所述下拉電路包含：第一晶體管、第二晶體管、第三晶體管以及第四晶體管。所述第一晶體管，具有第一頂柵極、第一底柵極、第一晶體管的第一極及第一晶體管的第二極；所述第二晶體管，具有第二頂柵極、第二底柵極、第二晶體管的第一極及第二晶體管的第二極；所述第三晶體管，具有第三頂柵極、第三底柵極、第三晶體管的第一極及第三晶體管的第二極以及所述第四晶體管，具有第四頂柵極、第四底柵極、第四晶體管的第一極及第四晶體管的第二極。

基于上述本發明具體實施例提供的技術方案可知，本發明的移位寄存器及顯示裝置至少具有以下有益效果：可以抑制臨界電壓值的偏移，具有使用壽命長、穩定性好、滿足高精細度面板的要求等優點。

本發明通過下列實施例及圖示說明，得到本領域技術人員更深入的了解上述的目的與優點。

附圖說明

從以下關于優選實施例的描述中可以更詳細地了解本發明，這些優選實施例是作為實例給出的，并且是結合附圖而被理解的，其中：

圖1為顯示本發明的第一例示性實施例的晶體管的示意圖；

圖2為顯示本發明的第二例示性實施例的移位寄存器的示意圖；

圖3為顯示本發明的第三例示性實施例的顯示裝置的示意圖；

圖4(a)為顯示本發明的第四例示性實施例的移位寄存器組的示意圖；

圖4(b)為顯示本發明的第四例示性實施例的所述第一移位寄存器的示意圖；

圖4(c)為顯示本發明的第四例示性實施例的所述第二移位寄存器的示意圖；

圖4(d)為顯示本發明的第四例示性實施例的所述第三移位寄存器的示意圖；以及

圖4(e)為顯示本發明的第四例示性實施例的驅動波形圖。

具體實施方式

本案所提出的發明將可由以下的實施例說明而得到充分了解，使得本領域技術人員可以據以完成。然而，本領域普通技術人員將會認識到，可以在沒有一個或者多個特定細節的情況下實踐本發明。在下文所述的特定實施例代表本發明的示例性實施例，并且本質上僅為示例說明而非限制。本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。

請參照圖1，圖1為顯示本發明之第一例示性實施例的晶體管2a。所述晶體管2a具有底柵極G_B、頂柵極G_T、第一極D以及第二極S。所述底柵極G_B具有底柵極電壓V_GB、所述頂柵極G_T具有頂柵極電壓V_GT、所述第二極S具有第二極電壓V_S、所述底柵極G_B與所述第二極S間具有第一電壓V₁、以及所述頂柵極G_T與所述第二極S間具有第二電壓V₂。按圖1中的形態規定場效應管的上側端為所述第一極D，中間左端為所述底柵極G_B，中間右端為所述頂柵極G_T以及下側端為所述第二極S。所述頂柵極G_T為本案新增的技術特征，以作為逆接偏壓(Back Bias)使用。

在圖1中，由于所述頂柵極G_T為相對所述底柵極G_B設置，因此所述頂柵極G_T可通過逆接偏壓的作用，對所述晶體管2a作臨界電壓補償機制。于液晶顯示器中，一般柵極驅動器(Gate Driver)的驅動電壓，在所述底柵極電壓V_GB為15V，在所述第二極電壓V_S為-10V。于第一例示性實施例中，所述第二極電壓V_S為電連接至第一低電平V_GL，所述頂柵極電壓V_GT為電連接至第二低電平V_GL2，其中所述第二低電平V_GL2＞所述第一低電平V_GL。

如圖1所示，為了改善所述晶體管2a因為所述第一電壓V₁長時間處于大于0的情況而產生的臨界電壓位移(Vth Shift)的不穩定現象，本發明的第一例示性實施例使用所述頂柵極G_T產生逆接偏壓的作用。以所述底柵極電壓V_GB為15V及所述第二極電壓V_S為-10V為例，可計算出所述第一電壓V₁為25V，即大于0，表示所述晶體管2a會產生臨界電壓值變異。改善的方法是使所述第二電壓V₂＞0，即可將所述頂柵極電壓V_GT偏壓在一大于所述第二極電壓V_S的條件，以所述頂柵極電壓V_GT為-8V為例，當所述頂柵極電壓V_GT＝-8V時，所述第二電壓V₂＝(-8)-(-10)＝2V，產生出的正電壓可抑制臨界電壓值的偏移。

請參照圖2，圖2為顯示本發明的第二例示性實施例的移位寄存器3a。所述移位寄存器3a包含主要電路M1以及次要電路M2。所述主要電路M1具有輸出端Out(n)、第一輸入端In(n-2)及第二輸入端In(n+2)，并與第一共同點P1電連接。所述次要電路M2包含反向電路M22以及下拉電路M21，所述下拉電路M21與所述反向電路M22電連接。所述下拉電路M21包含第一晶體管301、第二晶體管302、第三晶體管303及第四晶體管304。所述第一晶體管301具有第一頂柵極301_1、第一底柵極301_2、第一晶體管的第一極301_3及第一晶體管的第二極301_4；所述第二晶體管302具有第二頂柵極302_1、第二底柵極302_2、第二晶體管的第一極302_3及第二晶體管的第二極302_4；所述第三晶體管303具有第三頂柵極303_1、第三底柵極303_2、第三晶體管的第一極303_3及第三晶體管的第二極303_4；以及所述第四晶體管304具有第四頂柵極304_1、第四底柵極304_2、第四晶體管的第一極304_3及第四晶體管的第二極304_4。

如圖2所示，所述次要電路M2經由所述第一共同點P1與所述主要電路M1電連接，所述第一底柵極301_2經由第二共同點P2與所述第二底柵極302_2電連接；所述第三底柵極303_2經由第三共同點P3與所述第四底柵極304_2電連接；所述第一晶體管的第一極301_3與所述第四晶體管的第二極304_4皆電連接至所述輸出端Out(n)；所述第二晶體管的第二極302_4與所述第三晶體管的第一極303_3皆電連接至所述第一共同點P1；所述第一晶體管的第二極301_4、所述第二晶體管的第一極302_3、所述第三晶體管的第二極303_4及所述第四晶體管的第一極304_3皆電連接至第一低電平V_GL；以及所述第一頂柵極301_1、所述第二頂柵極302_1、所述第三頂柵極303_1及所述第四頂柵極304_1皆電連接至第二低電平V_GL2。

所述第二低電平V_GL2＞所述第一低電平V_GL，如此才能對所述第一晶體管301、所述第二晶體管302、所述第三晶體管303及所述第四晶體管304進行臨界電壓調整。于本發明的第二例示性實施例中，所述移位寄存器3a包含n級驅動模塊，而所述第一輸入端In(n-2)的輸入信號為所述輸出端Out(n)的輸出信號的前面一級或前面二級信號；所述第二輸入端In(n+2)的輸入信號為所述輸出端Out(n)的輸出信號的后面一級或后面二級信號。

重新回到圖2，所述主要電路M1還包含上拉電路M11、第六晶體管306以及第七晶體管307。所述上拉電路M11包含第五晶體管305及電容C。所述第五晶體管 305具有第五底柵極305_2、第五晶體管的第一極305_3及第五晶體管的第二極305_4，所述第五底柵極305_2與所述第一共同點P1電連接，所述第五晶體管的第一極305_3接收時鐘信號Clock，且所述第五晶體管的第二極305_4與所述輸出端Out(n)電連接。

所述電容C的第一連接端C_1與所述輸出端Out(n)電連接，且所述電容C的第二連接端C_2與所述第一共同點P1電連接。所述第六晶體管306具有第六底柵極306_2、第六晶體管的第一極306_3及第六晶體管的第二極306_4，其中所述第六底柵極306_2與所述第一輸入端In(n-2)電連接，所述第六晶體管的第一極306_3接收一順向偏壓FW，且所述第六晶體管的第二極306_4與所述第一共同點P1電連接。

所述第七晶體管307具有第七底柵極307_2、第七晶體管的第一極307_3及第七晶體管的第二極307_4，其中所述第七底柵極307_2與所述第二輸入端In(n+2)電連接，所述第七晶體管的第一極307_3與所述第一共同點P1電連接，且所述第七晶體管的第二極307_4接收逆向偏壓BW。

請再參閱圖2，所述反向電路M22還包含第八晶體管308、第九晶體管309、第十晶體管310、第十一晶體管311、第十二晶體管312及第十三晶體管313。所述第八晶體管308具有第八底柵極308_2、第八晶體管的第一極308_3及第八晶體管的第二極308_4，其中所述第八底柵極308_2與所述第八晶體管的第一極308_3皆與第三輸入端In_3電連接，且所述第八晶體管的第二極308_4與所述第二共同點P2電連接。所述第九晶體管309具有第九底柵極309_2、第九晶體管的第一極309_3及第九晶體管的第二極309_4，其中所述第九底柵極309_2與所述第一共同點P1電連接，所述第九晶體管的第一極309_3與所述第二共同點P2電連接，且所述第九晶體管的第二極309_4與所述第一低電平V_GL電連接。所述第十晶體管310具有第十底柵極310_2、第十晶體管的第一極310_3及第十晶體管的第二極310_4，其中所述第十底柵極310_2與第四輸入端In_4電連接，所述第十晶體管的第一極310_3與所述第二共同點P2電連接，且所述第十晶體管的第二極310_4與所述第一低電平V_GL電連接。

所述第十一晶體管311具有第十一底柵極311_2、第十一晶體管的第一極311_3及第十一晶體管的第二極311_4，其中所述第十一底柵極311_2與所述第三輸入端In_3電連接，所述第十一晶體管的第一極311_3與所述第一低電平V_GL電連接，且所述第十一晶體管的第二極311_4與所述第三共同點P3電連接。所述第十二晶體管312 具有第十二底柵極312_2、第十二晶體管的第一極312_3及第十二晶體管的第二極312_4，其中所述第十二底柵極312_2與所述第一共同點P1電連接，所述第十二晶體管的第一極312_3與所述第一低電平V_GL電連接，且所述第十二晶體管的第二極312_4與所述第三共同點P3電連接。所述第十三晶體管313具有第十三底柵極313_2、第十三晶體管的第一極313_3及第十三晶體管的第二極313_4，其中所述第十三底柵極313_2與所述第十三晶體管的第二極313_4皆與所述第四輸入端In_4電連接，且所述第十三晶體管的第一極313_3與所述第三共同點P3電連接。

圖2所示的所述第三輸入端In_3及所述第四輸入端In_4分別接收第一輸入信號S1及第二輸入信號S2，其中所述第一輸入信號S1與所述第二輸入信號S2具有180度相位差。由于所述第一輸入信號S1與所述第二輸入信號S2具有180度的相位差，也就是說當所述第一輸入信號S1為高電平信號時，所述第二輸入信號S2為低電平信號；當所述第二輸入信號S2為高電平信號時，所述第一輸入信號S1為低電平信號，且當經過一定周期的后兩者信號特性互換。

例如當一個周期為1秒，于第一個周期時，所述第一輸入信號S1為高電平信號，而所述第二輸入信號S2為低電平信號，假如設定1秒變換一次，則于第二個周期時所述第一輸入信號S1為低電平信號，而所述第二輸入信號S2為高電平信號。也因為此特性，造成當所述第一晶體管301及所述第二晶體管302工作時，即所述第一輸入信號S1為高電平信號且所述第二輸入信號S2為低電平信號，所述第三晶體管303及所述第四晶體管304為休息的狀態。相反地，當所述第三晶體管303及所述第四晶體管304工作時，即所述第二輸入信號S2為高電平信號且所述第一輸入信號S1為低電平信號，所述第一晶體管301及所述第二晶體管302為休息的狀態。如此設計的一個優點是可以延長使用壽命。

請參照圖3，圖3為顯示本發明的第三例示性實施例的顯示裝置4a的示意圖。所述顯示裝置4a包含顯示面板40以及移位寄存裝置41。所述移位寄存裝置41用以驅動所述顯示面板40，且所述移位寄存裝置41包含至少一移位寄存器410。

如圖3的第三例示性實施例所示，所述顯示裝置4a為通過適用本發明而制造出來的。也就是說，本發明可以適用于將所述移位寄存器410整合入在各種液晶顯示裝置的中。根據上述第一及第二例示性實施例所實施制造出來的所述顯示裝置4a具有較長的使用壽命，并且所述移位寄存器410具有較佳的信賴性及穩定性。

請參照圖4(a)，圖4(a)為顯示本發明的第四例示性實施例的移位寄存器組5a的示意圖。所述移位寄存器組5a包含第一移位寄存器51、第二移位寄存器52、第三移位寄存器53及第四移位寄存器54。所述第一移位寄存器51接收第一起始信號STV1、第一時鐘信號CLK1、第三輸出端Out(3)的輸出信號、所述第一低電平V_GL、所述第二低電平V_GL2、所述第三輸入端In_3所接收的所述第一輸入信號S1以及所述第四輸入端In_4所接收的所述第二輸入信號S2，并依據所述第一起始信號STV1、所述第一時鐘信號CLK1、所述第三輸出端Out(3)的輸出信號、所述第一低電平V_GL、所述第二低電平V_GL2、所述第一輸入信號S1以及所述第二輸入信號S2產生第一輸出端Out(1)的輸出信號。

如圖4(a)所示，所述第二移位寄存器52接收第二起始信號STV2、第二時鐘信號CLK2、所述第一輸入信號S1、所述第二輸入信號S2、所述第一低電平V_GL、所述第二低電平V_GL2以及第四輸出端Out(4)的輸出信號，并依據所述第二起始信號STV2、所述第二時鐘信號CLK2、所述第四輸出端Out(4)的輸出信號、所述第一低電平V_GL、所述第二低電平V_GL2、所述第一輸入信號S1以及所述第二輸入信號S2產生一第二輸出端Out(2)的輸出信號。所述第三移位寄存器53接收所述第一輸出端Out(1)的輸出信號、第三時鐘信號CLK3、所述第一輸入信號S1、所述第二輸入信號S2、所述第一低電平V_GL、所述第二低電平V_GL2以及其后面兩級的輸出信號(未顯示)，并依據所述第一輸出端Out(1)的輸出信號、所述第三時鐘信號CLK3、所述第一低電平V_GL、所述第二低電平V_GL2、所述第一輸入信號S1、所述第二輸入信號S2以及其后面兩級的輸出信號(未顯示)產生第三輸出端Out(3)的輸出信號。所述第四移位寄存器54接收所述第二輸出端Out(2)的輸出信號、第四時鐘信號CLK4、所述第一低電平V_GL、所述第二低電平V_GL2、所述第一輸入信號S1、所述第二輸入信號S2以及其后面兩級的輸出信號(未顯示)，并依據所述第二輸出端Out(2)的輸出信號、所述第四時鐘信號CLK4、所述第一低電平V_GL、所述第二低電平V_GL2、所述第一輸入信號S1、所述第二輸入信號S2以及其后面兩級的輸出信號(未顯示)產生第四輸出端Out(4)的輸出信號。

請參照圖4(b)，圖4(b)為顯示本發明的第四例示性實施例的所述第一移位寄存器51。所述第一移位寄存器51包含第一主要電路Module_A1以及第一次要電路Module_B1。所述第一主要電路Module_A1包含第五晶體管505、第六晶體管506、 第七晶體管507、所述第一輸出端Out(1)以及所述電容C。其中所述第六晶體管506具有第一臨界電壓V_{th_1}以及所述電容C具有耦合電壓V_couple。所述第一主要電路Module_A1經由第一移位寄存器的第一節點Node_A1與所述第一次要電路Module_B1電連接。

重新回到圖4(b)，所述第一次要電路Module_B1包含第一晶體管501、第二晶體管502、第三晶體管503、第四晶體管504、第八晶體管508、第九晶體管509、第十晶體管510、第十一晶體管511、第十二晶體管512以及第十三晶體管513。其中所述第八晶體管508具有第二臨界電壓V_{th_2}。所述第一主要電路Module_A1接收所述第一起始信號STV1、所述第三輸出端Out(3)的輸出信號以及所述第一時鐘信號CLK1。其中所述第一次要電路Module_B1具有第一移位寄存器的第二節點Node_B1以及第一移位寄存器的第三節點Node_C1并經由所述第三輸入端In_3接收所述第一輸入信號S1以及經由所述第四輸入端In_4接收所述第二輸入信號S2。

請參照圖4(c)，圖4(c)為顯示本發明的第四例示性實施例的所述第二移位寄存器52。所述第二移位寄存器52包含第二主要電路Module_A2以及第二次要電路Module_B2。所述第二主要電路Module_A2經由第二移位寄存器的第一節點Node_A2與所述第二次要電路Module_B2電連接，并具有所述第二輸出端Out(2)。所述第二主要電路Module_A2接收所述第二起始信號STV2、所述第四輸出端Out(4)的輸出信號以及所述第二時鐘信號CLK2。其中所述第二次要電路Module_B2具有第二移位寄存器的第二節點Node_B2。

請參照圖4(d)，圖4(d)為顯示本發明的第四例示性實施例的所述第三移位寄存器53。所述第三移位寄存器53包含第三主要電路Module_A3以及第三次要電路Module_B3。所述第三主要電路Module_A3經由第三移位寄存器的第一節點Node_A3與所述第三次要電路Module_B3電連接，并具有所述第三輸出端Out(3)。所述第三主要電路Module_A3接收所述第一輸出端Out(1)的輸出信號、第五輸出端Out(5)的輸出信號以及所述第三時鐘信號CLK3。其中所述第三次要電路Module_B3具有第三移位寄存器的第二節點Node_B3。

請一并參照圖4(b)及圖4(e)，圖4(e)為顯示本發明的第四例示性實施例的驅動波形圖55。如圖4(e)所示，其為所述移位寄存器組5a操作于所述第三輸入端In_3偏壓于高電平V_GH以及所述第四輸入端In_4偏壓于所述第一低電平V_GL時所呈現的波形 圖。亦即所述第一輸入信號S1為所述高電平V_GH信號，所述第二輸入信號S2為所述第一低電平V_GL信號。

請再參閱圖4(b)及圖4(e)，于第一頻率周期時間T1～第二頻率周期時間T2時，所述第一起始信號STV1輸入至所述第一移位寄存器51的第六晶體管506的柵極以開啟所述第六晶體管506，由于所述順向偏壓FW的電位為所述高電平V_GH，而所述第六晶體管506具有所述第一臨界電壓V_{th_1}，因此所述第一移位寄存器的第一節點Node_A1的電位為V_GH－V_{th_1}。由于所述第一移位寄存器的第一節點Node_A1處于高電位，因此所述第五晶體管505被導通，當于第三頻率周期時間T3～第四頻率周期時間T4時，所述第一時鐘信號CLK1(處于高電位)輸入至所述第五晶體管505，所述第五晶體管505將所述第一時鐘信號CLK1的高電位與所述電容C的一端連接，因而對所述第一移位寄存器的第一節點Node_A1再產生耦合電壓V_couple。因此于接近所述第三頻率周期時間T3～所述第四頻率周期時間T4的區間內，所述第一移位寄存器的第一節點Node_A1的電位變化為V_GH－V_{th_1}+V_couple。

所述第一移位寄存器51的所述第一主要電路Module_A1于所述第三頻率周期時間T3接收所述第一時鐘信號CLK1，并同時產生輸出信號至所述第一輸出端Out(1)；所述第二移位寄存器52的所述第二主要電路Module_A2于所述第四頻率周期時間T4接收所述第二時鐘信號CLK2，并同時產生輸出信號至所述第二輸出端Out(2)以及所述第三移位寄存器53的所述第三主要電路Module_A3于所述第五頻率周期時間T5接收所述第三時鐘信號CLK3，并同時產生輸出信號至所述第三輸出端Out(3)。

如圖4(b)及圖4(e)所示，于所述第一頻率周期時間T1～所述第四頻率周期時間T4時，當所述第一移位寄存器的第一節點Node_A1的電位夠大時，所述第九晶體管509被開啟，則所述第一移位寄存器的第二節點Node_B1和所述第一低電平V_GL連接而成為低電位。當于第五頻率周期時間T5時，所述第三輸出端Out(3)輸入高電位訊號至所述第七晶體管507的柵極，使所述第一移位寄存器的第一節點Node_A1導通至所述第一低電平V_GL(即所述逆向偏壓BW)，導致接收所述第一移位寄存器的第一節點Node_A1的所述第九晶體管509關閉，則所述第三輸入端In_3導通所述第八晶體管508，則所述第一移位寄存器的第二節點Node_B1和所述第三輸入端In_3的所述高電平V_GH電連接成為高電位。又所述第八晶體管508具有所述第二臨界電壓V_{th_2}，因此所述第一移位寄存器的第二節點Node_B1的電位為V_GH－V_{th_2}。

重新回到圖4(b)及圖4(e)，由于所述第三輸入端In_3偏壓于高電平V_GH且所述第四輸入端In_4偏壓于所述第一低電平V_GL，此時所述第八晶體管508導通高電位于所述第一移位寄存器的第二節點Node_B1使所述第一晶體管501及所述第二晶體管502開啟。同時所述第十一晶體管511導通所述第一低電平V_GL至所述第一移位寄存器的第三節點Node_C1使所述第三晶體管503以及所述第四晶體管504關閉。此時通過所述第一晶體管501、第二晶體管502、第八晶體管508、第九晶體管509以及第十晶體管510來對所述第一主要電路Module_A1放電及穩定輸出電壓，并使所述第一移位寄存器的第一節點Node_A1保持在所述第一低電平V_GL，亦即維持準位。

而經過特定頻率周期時間后，則所述第三輸入端In_3與所述第四輸入端In_4的極性互換，亦即所述第三輸入端In_3偏壓于所述第一低電平V_GL且所述第四輸入端In_4偏壓于所述高電平V_GH，此時所述第八晶體管508關閉，所述第十晶體管510導通，使所述第一移位寄存器的第二節點Node_B1處于所述第一低電平V_GL。同時所述第十一晶體管511關閉以及所述第十三晶體管513導通所述高電平V_GH至所述第一移位寄存器的第三節點Node_C1使所述第三晶體管503及所述第四晶體管504開啟。此時通過所述第三晶體管503、第四晶體管504、第十一晶體管511、第十二晶體管512以及第十三晶體管513對所述第一主要電路Module_A1放電及穩定輸出電壓，并使所述第一移位寄存器的第一節點Node_A1保持在所述第一低電平V_GL，亦即維持準位。所述第二移位寄存器52及所述第三移位寄存器53的操作模式與所述第一移位寄存器51相同，因此可參照上述的說明，于此不再贅述。

值得一提的是，隨著智能手機與平板電腦等終端應用的興起，250每英寸像素(ppi)以上的高精細度面板要求逐漸成為搭配趨勢，因此面板廠積極投入金屬氧化物半導體的研發工作，目前又以非結晶氧化銦鎵鋅(amorphous Indium Gallium Zinc Oxide；a-IGZO)技術較為成熟。在上述各實施例其中所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第五晶體管、所述第六晶體管、所述第七晶體管、所述第八晶體管、所述第九晶體管、所述第十晶體管、所述第十一晶體管、所述第十二晶體管及所述第十三晶體管皆可為氧化銦鎵鋅薄膜晶體管。