技術編號：8301228
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。 本發明涉及鎖存電路。背景技術 已經認識到時鐘網絡設計是鎖存電路的總功耗的主要因素。 具體地，當輸入和輸出處于相同狀態時，內部節點的冗余轉變在諸如觸發器之類 的鎖存電路中引起不必要的功耗。這些冗余轉變可以引起大約50%的功耗。時鐘匯（clock sink)(觸發器）的動態功耗通常為片上系統（"SoC"）設計的總功率預算的大約30%。 已采用多種方法來減小片上系統架構的功耗。時鐘選通已廣泛用作一種將SoC設 計的未使用部分的時鐘控制關閉的方法。不幸的是，對于...
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該類技術注重原理思路，無完整電路圖，適合研究學習。