技術編號：7458501

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本發明的電路和方法涉及集成電路。更具體地，本發明的系統和方法涉及用于集成電路的靜電放電(“ESD”)保護。背景技術隨著集成電路(“1C”)器件繼續小型化，當前趨勢是制作具有較淺節深度、較薄柵 氧化層、輕摻雜漏極(“LDD”)結構、淺溝槽隔離(“STI”)結構、以及自對準硅化物(“自對準多晶硅化物”)エ藝的集成電路，將所有這些預先用在亞四分之ー微米互補金屬氧化物半導體(“CMOS”)技術中。所有這些エ藝導致相關CMOS IC產品由于ESD現象更易受損壞。因此...
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