技術編號：6938574
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發明涉及半導體制造，特別涉及一種與時間相關電介質擊穿的并行測試電路。 背景技術M0S晶體管中的柵氧化層是由硅襯底在高溫下氧化形成的，這層Si0j莫是 一種具有1015Q cm左右的高電阻率的絕緣膜，當外加電場大于6mV/cm時，會產生 F-N(Flowler-Nordheim)型隧道電流。 隨著超大規模集成電路的集成度不斷提高，M0S集成電路隨之向微細化的方向發 展，其柵氧化層也日益薄膜化，但較高的電場強度對柵氧化層的性能的影響就成為一個突 出的問題...
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