三維集成電路芯片的制作方法
【專利摘要】本實用新型提供一種三維集成電路芯片。所述三維集成電路芯片包括：系統集成芯片，所述系統集成芯片包括電源網絡；動態隨機存儲器芯片，所述動態隨機存儲器芯片包括電容單元；所述系統集成芯片的所述電源網絡的中間區域與所述動態隨機存儲器芯片的所述電容單元連通，所述電容單元作為去耦單元用于濾除所述電源網絡上的電源噪聲。本實用新型的三維集成電路芯片，通過將系統集成芯片的電源網絡中間區域與動態隨機存儲器芯片上的電容單元連通，利用動態隨機存儲器芯片上的電容單元作為去耦單元，濾除系統集成芯片電源網絡上的電源噪聲，改善系統集成芯片中間區域的供電效果，提高電源網絡的供電穩定性和抗噪聲性能。
【專利說明】
三維集成電路芯片
技術領域
[0001]本實用新型涉及集成電路領域，尤其涉及一種三維集成電路芯片。
【背景技術】
[0002]隨著SOC(系統集成芯片)的規模越來越大，其電源網絡設計逐漸成為難點和瓶頸。如何保證SOC芯片中每一個模塊，尤其是位于芯片中間區域的模塊供電穩定，減小PoweK電源)及Gnd(Ground，地)上的噪聲，往往成為決定SOC芯片性能甚至能否正確工作的關鍵技術。
[0003]如圖1所示，在傳統單片SOC芯片110中，外部電源通過位于邊緣區域的焊盤112進入芯片，并借由芯片內部的電源網絡111傳遞到芯片各處。顯然這種供電方式下，芯片邊緣區域靠近焊盤112的電路能夠獲得較為穩定可靠的供電，噪聲較小，而芯片中間區域的電路供電穩定性會較差，噪聲較大，從而影響電路的性能。在傳統SOC設計中，會在電路各處插入去親單元(decouple cell，一種提供電源與地之間去親合電容的標準單元，圖1中未示出)，來降低電源波動和噪聲。然而由于標準CMOS工藝的限制，通常這種去耦單元所能提供的電容值非常有限，因此帶來的供電改善也很小。
[0004]如圖2所示，新型3DIC(三維集成電路)芯片包括至少一層SOC芯片和至少一層DRAM(動態隨機存儲器)芯片，在此示出為一層SOC芯片210和一層DRAM芯片220，其中，DRAM芯片220上的供電可以通過位于其中間區域的硅通孔或微凸塊(未示出)在中間任意位置提供，然而SOC芯片210的供電仍通過位于其邊緣區域的焊盤212提供，與傳統單片SOC相同，因此SOC芯片210的中間區域的電路仍然存在供電穩定性較差，噪聲較大的問題，從而影響電路的性能。
【實用新型內容】
[0005]本實用新型的目的在于提供一種三維集成電路芯片，改善系統集成芯片中間區域的供電效果，提高電源網絡的供電穩定性和抗噪聲性能。
[0006]基于以上考慮，本實用新型提供一種三維集成電路芯片，包括:系統集成芯片，所述系統集成芯片包括電源網絡；動態隨機存儲器芯片，所述動態隨機存儲器芯片包括電容單元;所述系統集成芯片的所述電源網絡的中間區域與所述動態隨機存儲器芯片的所述電容單元連通，所述電容單元作為去耦單元用于濾除所述電源網絡上的電源噪聲。
[0007]優選地，所述動態隨機存儲器芯片的所述電容單元的電容值為所述系統集成芯片上相同面積電容單元的電容值的100-1000倍。
[0008]優選地，所述系統集成芯片的所述電源網絡與所述動態隨機存儲器芯片的所述電容單元通過硅通孔或微凸塊連通。
[0009]優選地，包括多層系統集成芯片和/或多層動態隨機存儲器芯片，其中一層系統集成芯片的所述電源網絡與其中一層動態隨機存儲器芯片的所述電容單元連通。
[0010]優選地，所述系統集成芯片的所述電源網絡通過位于邊緣區域的焊盤與外部電源連通。
[0011]本實用新型的三維集成電路芯片，通過將系統集成芯片的電源網絡中間區域與動態隨機存儲器芯片上的電容單元連通，利用動態隨機存儲器芯片上的電容單元作為去耦單元，濾除系統集成芯片電源網絡上的電源噪聲，改善系統集成芯片中間區域的供電效果，提高電源網絡的供電穩定性和抗噪聲性能。
【附圖說明】
[0012]通過參照附圖閱讀以下所作的對非限制性實施例的詳細描述，本實用新型的其它特征、目的和優點將會變得更明顯。
[0013]圖1為現有的單片系統集成芯片的結構示意圖；
[0014]圖2為現有的三維集成電路芯片的結構示意圖；
[0015]圖3為本實用新型的三維集成電路芯片的結構示意圖。
[0016]在圖中，貫穿不同的示圖，相同或類似的附圖標記表示相同或相似的裝置(模塊)或步驟。
【具體實施方式】
[0017]為解決上述現有技術中的問題，本實用新型提供一種三維集成電路芯片，通過將系統集成芯片的電源網絡中間區域與動態隨機存儲器芯片上的電容單元連通，利用動態隨機存儲器芯片上的電容單元作為去耦單元，濾除系統集成芯片電源網絡上的電源噪聲，改善系統集成芯片中間區域的供電效果，提高電源網絡的供電穩定性和抗噪聲性能。
[0018]在以下優選的實施例的具體描述中，將參考構成本實用新型一部分的所附的附圖。所附的附圖通過示例的方式示出了能夠實現本實用新型的特定的實施例。示例的實施例并不旨在窮盡根據本實用新型的所有實施例。可以理解，在不偏離本實用新型的范圍的前提下，可以利用其他實施例，也可以進行結構性或者邏輯性的修改。因此，以下的具體描述并非限制性的，且本實用新型的范圍由所附的權利要求所限定。
[0019]本實用新型的三維集成電路芯片的電源噪聲濾波方法包括:提供系統集成芯片310，所述系統集成芯片310包括電源網絡311;提供動態隨機存儲器芯片320，所述動態隨機存儲器芯片320包括電容單元321;將所述系統集成芯片310的所述電源網絡311的中間區域與所述動態隨機存儲器芯片320的所述電容單元321連通，所述電容單元321作為去親單元濾除所述電源網絡311上的電源噪聲。
[0020]具體地，如圖3所示，提供系統集成芯片310，所述系統集成芯片310包括電源網絡311，該電源網絡311通過位于邊緣區域的焊盤312與外部電源(未示出)連通，從而將外部電源引入系統集成芯片310中；提供動態隨機存儲器芯片320，所述動態隨機存儲器芯片320包括電容單元321，由于動態隨機存儲器芯片320的特殊工藝，能夠在相同面積上制造比系統集成芯片310上大幾百倍的電容，一般來說，動態隨機存儲器芯片320上的電容單元321的電容值可以為系統集成芯片310上相同面積電容單元的電容值的100-1000倍，所以僅需利用動態隨機存儲器芯片320上很小的面積，就能提供較大的去耦電容;將所述系統集成芯片310的所述電源網絡311的中間區域與所述動態隨機存儲器芯片320的所述電容單元321連通，優選通過硅通孔或微凸塊330連通，利用動態隨機存儲器芯片320上的電容單元321作為去耦單元，濾除系統集成芯片310的電源網絡311上的電源噪聲，改善系統集成芯片310中間區域的供電效果，提高電源網絡311的供電穩定性和抗噪聲性能。
[0021]這種方法在系統集成芯片310上僅需事先規劃好硅通孔或微凸塊330的位置，耗費系統集成芯片310的面積幾乎可以忽略不計，并且理論上可以在系統集成芯片310的電源網絡311中間區域的任何位置通過硅通孔或微凸塊330與動態隨機存儲器芯片320的電容單元321相連，僅需保證該區域不是動態隨機存儲器芯片320上的存儲單元所在位置即可。
[0022]本領域技術人員可以理解，根據實際需要，所述三維集成電路芯片可以包括多層系統集成芯片310和/或多層動態隨機存儲器芯片320，將其中一層系統集成芯片的所述電源網絡與其中一層動態隨機存儲器芯片的所述電容單元連通，利用該動態隨機存儲器芯片上的電容單元作為去耦單元用于濾除系統集成芯片電源網絡上的電源噪聲。
[0023]如圖3所示，本實用新型的三維集成電路芯片包括:系統集成芯片310，所述系統集成芯片310包括電源網絡311;動態隨機存儲器芯片320，所述動態隨機存儲器芯片320包括電容單元321;所述系統集成芯片310的所述電源網絡311的中間區域與所述動態隨機存儲器芯片320的所述電容單元321連通，所述電容單元321作為去耦單元用于濾除所述電源網絡311上的電源噪聲。
[0024]優選地，所述動態隨機存儲器芯片320的所述電容單元321的電容值為所述系統集成芯片310上相同面積電容單元的電容值的100-1000倍。
[0025]優選地，所述系統集成芯片310的所述電源網絡311與所述動態隨機存儲器芯片320的所述電容單元321通過硅通孔或微凸塊330連通。
[0026]優選地，所述三維集成電路芯片包括多層系統集成芯片310和/或多層動態隨機存儲器芯片320，其中一層系統集成芯片的所述電源網絡與其中一層動態隨機存儲器芯片的所述電容單元連通。
[0027]優選地，所述系統集成芯片310的所述電源網絡311通過位于邊緣區域的焊盤312與外部電源連通。
[0028]本實用新型的三維集成電路芯片，通過將系統集成芯片的電源網絡中間區域與動態隨機存儲器芯片上的電容單元連通，利用動態隨機存儲器芯片上的電容單元作為去耦單元，濾除系統集成芯片電源網絡上的電源噪聲，改善系統集成芯片中間區域的供電效果，提高電源網絡的供電穩定性和抗噪聲性能。
[0029]對于本領域技術人員而言，顯然本實用新型不限于上述示范性實施例的細節，而且在不背離本實用新型的精神或基本特征的情況下，能夠以其他的具體形式實現本實用新型。因此，無論如何來看，均應將實施例看作是示范性的，而且是非限制性的。此外，明顯的，“包括”一詞不排除其他元素和步驟，并且措辭“一個”不排除復數。裝置權利要求中陳述的多個元件也可以由一個元件來實現。第一，第二等詞語用來表示名稱，而并不表示任何特定的順序。
【主權項】
1.一種三維集成電路芯片，其特征在于，包括: 系統集成芯片，所述系統集成芯片包括電源網絡； 動態隨機存儲器芯片，所述動態隨機存儲器芯片包括電容單元； 所述系統集成芯片的所述電源網絡的中間區域與所述動態隨機存儲器芯片的所述電容單元連通，所述電容單元作為去耦單元用于濾除所述電源網絡上的電源噪聲。2.如權利要求1所述的三維集成電路芯片，其特征在于，所述動態隨機存儲器芯片的所述電容單元的電容值為所述系統集成芯片上相同面積電容單元的電容值的100-1000倍。3.如權利要求1所述的三維集成電路芯片，其特征在于，所述系統集成芯片的所述電源網絡與所述動態隨機存儲器芯片的所述電容單元通過硅通孔或微凸塊連通。4.如權利要求1所述的三維集成電路芯片，其特征在于，包括多層系統集成芯片和/或多層動態隨機存儲器芯片，其中一層系統集成芯片的所述電源網絡與其中一層動態隨機存儲器芯片的所述電容單元連通。5.如權利要求1所述的三維集成電路芯片，其特征在于，所述系統集成芯片的所述電源網絡通過位于邊緣區域的焊盤與外部電源連通。
【文檔編號】H01L27/108GK205542781SQ201620072706
【公開日】2016年8月31日
【申請日】2016年1月26日
【發明人】俞大立, 方曉東
【申請人】格科微電子（上海）有限公司