一種數字集成芯片測試儀的制作方法
【技術領域】
[0001] 本實用新型設及測試儀，尤其設及一種數字集成忍片測試儀。
【背景技術】
[0002] 數字集成電路在高校的實驗教學中得到廣泛地應用。為了提高學生的實踐創新能 力和實踐動手能力，很多高校每個學期都要開設數字電路實驗課程。在運些實驗教學活動 中，需要使用大量的數字集成忍片。然而，在實驗教學過程中，由于學生對實驗數字集成忍 片使用不當，而造成忍片損壞數量越來越大。目前市場上的專用的數字集成電路測試儀，不 僅體積龐大，而且價格昂貴，不可在實驗室中普及與應用。因此，設計快速高效和成本低廉 的數字集成忍片測試儀，具有重要的實現意義。
【發明內容】
[0003] 為了解決現有技術中的問題，本實用新型提供了一種數字集成忍片測試儀。
[0004] 本實用新型提供了一種數字集成忍片測試儀，包括測試模塊、控制器單元、處理器 單元和總線，其中，所述測試模塊、控制器單元、處理器單元分別與所述總線連接，所述測試 模塊包括數字集成電路測試核屯、模塊和集成電路測試1C座，所述數字集成電路測試核屯、模 塊與所述集成電路測試1C座連接。
[0005] 作為本實用新型的進一步改進，所述集成電路測試1C座包括Ξ極管Q1、二極管D1、 繼電器T1和1C插座，所述Ξ極管Q1的發射極接地，所述Ξ極管Q1的集電極分別與所述二極 管D1、繼電器T1連接，所述二極管D1、IC插座分別與所述繼電器T1連接。
[0006] 作為本實用新型的進一步改進，所述1C插座的第16腳接電源，第8腳接地。
[0007] 作為本實用新型的進一步改進，所述1C插座的第7腳與繼電器T1的第1腳相連，并 通過繼電器T1的常閉端口 2接地，繼電器T1的常開端3與所述數字集成電路測試核屯、模塊的 輸入引腳相連。
[000引作為本實用新型的進一步改進，所述控制器單元包括JTAG控制器、UART控制器、 EPCS控制器、LCD控制器、SDRAM控制器、PI0控制器，所述JTAG控制器、UART控制器、EPCS控制 器、LCD控制器、SDRAM控制器、PI0控制器分別與所述總線連接。
[0009] 作為本實用新型的進一步改進，所述EPCS控制器連接有EP盼4存儲器，所述SDRAM 控制器連接有SDRAM存儲器。
[0010] 作為本實用新型的進一步改進，所述UART控制器連接有USB轉換忍片，所述USB轉 換忍片連接有PC機，所述JTAG控制器與所述PC機連接。
[0011] 作為本實用新型的進一步改進，所述LCD控制器連接有LCD顯示器，所述PI0控制器 連接有鍵盤。
[001^ 作為本實用新型的進一步改進，所述總線為Avalon-MM總線。
[0013] 作為本實用新型的進一步改進，所述處理器單元為NiosII處理器。
[0014] 本實用新型的有益效果是:通過上述方案，具有快速高效和成本低廉的優點。
【附圖說明】
[0015] 圖1是本實用新型一種數字集成忍片測試儀的硬件框圖。
[0016] 圖2是本實用新型一種數字集成忍片測試儀的集成電路測試1C座的電路圖。
【具體實施方式】
[0017] 下面結合【附圖說明】及【具體實施方式】對本實用新型進一步說明。
[0018] 圖1至圖2中的附圖標號為:數字集成電路測試核屯、模塊1;集成電路測試1C座2;IC 插座21; EPCS控制器3; EP盼4存儲器4; NiosII處理器5; PI0控制器6;鍵盤7; SDRAM控制器8; SDRAM存儲器9;LCD控制器10;LCD顯示器IIJTAG控制器12;UART控制器13;USB轉換忍片14; PC機15。
[0019] 如圖1所示，一種數字集成忍片測試儀，包括現聯模塊、控制器單元、處理器單元和 總線，其中，所述測試模塊、控制器單元、處理器單元分別與所述總線連接，所述測試模塊包 括數字集成電路測試核屯、模塊1和集成電路測試1C座2,所述數字集成電路測試核屯、模塊1 與所述集成電路測試1C座2連接。
[0020] 如圖2所示，所述集成電路測試1C座2包括Ξ極管Q1、二極管D1、繼電器T1和1C插座 21，所述Ξ極管Q1的發射極接地，所述Ξ極管Q1的集電極分別與所述二極管D1、繼電器T1連 接，所述二極管D1、IC插座21分別與所述繼電器T1連接。
[0021] 如圖2所示，所述1C插座21的第16腳接電源，第8腳接地。
[0022] 如圖2所示，所述1C插座21的第7腳與繼電器T1的第1腳相連，并通過繼電器T1的常 閉端口 2接地，繼電器T1的常開端3與所述數字集成電路測試核屯、模塊1的輸入引腳相連。
[0023] 如圖1所示，所述控制器單元包括JTAG控制器12、UART控制器13、EPCS控制器3、LCD 控制器10、50341控制器8、？10控制器6，所述^46控制器12、1^抓控制器13、6?〔5控制器3、 LCD控制器10、SDRAM控制器8、PI0控制器6分別與所述總線連接。
[0024] 如圖1所示，所述EPCS控制器3連接有EP防4存儲器4,所述SDRAM控制器8連接有 SDRAM存儲器9。
[00巧]如圖1所示，所述UART控制器13連接有USB轉換忍片14,所述USB轉換忍片14連接有 PC機15，所述PC機15為上位機，所述JTAG控制器12與所述PC機15連接。
[0026] 如圖1所示，所述LCD控制器10連接有LCD顯示器11，所述PI0控制器6連接有鍵盤7。
[0027] 如圖1所示，所述總線優選為Avalon-MM總線。
[0028] 如圖1所示，所述處理器單元優選為Nios II處理器5。
[0029] 為了實現復雜的控制，在本測試儀中，在可編程邏輯口列陣(FPGA)中內嵌了一個 32位的NiosII處理器5。SDRAM控制器8通過FPGA的引腳與SDRAM存儲器9相連，用于存放數 據。JTAG控制器12、UART控制器13能實現程序的下載和在線調試功能；EPSC控制器3通過 FPGA的引腳與EPSC存儲器4連接，用于存儲FPGA配制文件;LCD控制器10通過FPGA的引腳與 LCD顯示器11相連，用于顯示測得的數據。PI0控制器6通過FPGA的引腳與鍵盤7相連，用于輸 入數字忍片的型號。數字集成電路測試核屯、模塊1通過FPGA的引腳與集成電路測試1C座2相 連。UART控制器13通過FPGA的引腳與USB轉換忍片14相連，能實現上位機(即PC機15)的串口 通信。
[0030]本實用新型提供的一種數字集成忍片測試儀，采用SOPC硬件設計方案，采用 Altera公司的S0PC Builder集成開發工具進行開發。S0PC Builder是一個Altera公司提供 的功能強大的系統開發工具，嵌入式系統設計師可W利用此工具非常輕松地設計一個基于 NiosII處理器的片上系統。在S0PC Builder的圖形用戶界面中，設計者可W把S0PC BuiIder庫中功能模塊添加到系統中，除此之外，S0PC BuiIder還允許設計者把用戶自定義 邏輯單元添加到S0PC Builder庫中。表1，是利用S0PC Builder開發工具定義的硬件系統， 其中，ictesting是數字集成電路測試核屯、模塊，是用戶自定義邏輯控制單元。
[0031 ]表1硬件系統模塊的定義
[0032]
[0033] 集成電路測試1C座2的控制電路如圖2所示，主要由Ξ極管Q1、二極管D1、繼電器T1 和1C插座21組成。1C插座21的第16腳接電源，第8腳接地。1C插座21的第7腳與繼電器T1的1 腳相連，并通過繼電器T1的常閉端口 2接地，繼電器T1的常開端3與FPGA的輸入引腳相連。1C 插座21的其它引腳與FPGA相連。當測試DIP16封裝的數字集成忍片時，輸入端4送入高電平， Ξ極管Q1飽和導通，繼電器通電動作，繼電器T1的開關1與常開端3相連，1C插座21的第7引 腳與FPGA相連。當測試DIP14封裝的數字集成忍片時，輸入端4送入低電平，Ξ極管Q1處于斷 開狀態，繼電器T1沒有電流，繼電器的開關1與常閉端2相連，1C插座21的第巧I腳與地相連。
[0034] W上內容是結合具體的優選實施方式對本實用新型所作的進一步詳細說明，不能 認定本實用新型的具體實施只局限于運些說明。對于本實用新型所屬技術領域的普通技術 人員來說，在不脫離本實用新型構思的前提下，還可W做出若干簡單推演或替換，都應當視 為屬于本實用新型的保護范圍。
【主權項】
1. 一種數字集成芯片測試儀，其特征在于:包括測試模塊、控制器單元、處理器單元和 總線，其中，所述測試模塊、控制器單元、處理器單元分別與所述總線連接，所述測試模塊包 括數字集成電路測試核心模塊和集成電路測試1C座，所述數字集成電路測試核心模塊與所 述集成電路測試1C座連接。2. 根據權利要求1所述的數字集成芯片測試儀，其特征在于:所述集成電路測試1C座包 括三極管Q1、二極管D1、繼電器T1和1C插座，所述三極管Q1的發射極接地，所述三極管Q1的 集電極分別與所述二極管D1、繼電器T1連接，所述二極管D1、IC插座分別與所述繼電器T1連 接。3. 根據權利要求2所述的數字集成芯片測試儀，其特征在于:所述1C插座的第16腳接電 源，第8腳接地。4. 根據權利要求2所述的數字集成芯片測試儀，其特征在于:所述1C插座的第7腳與繼 電器T1的第1腳相連，并通過繼電器T1的常閉端口 2接地，繼電器T1的常開端3與所述數字集 成電路測試核心模塊的輸入引腳相連。5. 根據權利要求1所述的數字集成芯片測試儀，其特征在于:所述控制器單元包括JTAG 控制器、UART控制器、EPCS控制器、IXD控制器、SDRAM控制器、PI0控制器，所述JTAG控制器、 UART控制器、EPCS控制器、IXD控制器、SDRAM控制器、PIO控制器分別與所述總線連接。6. 根據權利要求5所述的數字集成芯片測試儀，其特征在于:所述EPCS控制器連接有 EPCS4存儲器，所述SDRAM控制器連接有SDRAM存儲器。7. 根據權利要求5所述的數字集成芯片測試儀，其特征在于:所述UART控制器連接有 USB轉換芯片，所述USB轉換芯片連接有PC機，所述JTAG控制器與所述PC機連接。8. 根據權利要求5所述的數字集成芯片測試儀，其特征在于:所述LCD控制器連接有LCD 顯示器，所述PIO控制器連接有鍵盤。9. 根據權利要求1所述的數字集成芯片測試儀，其特征在于:所述總線為Avalon-MM總 線。10. 根據權利要求1所述的數字集成芯片測試儀，其特征在于：所述處理器單元為 NiosII處理器。
【專利摘要】本實用新型提供了一種數字集成芯片測試儀，包括測試模塊、控制器單元、處理器單元和總線，其中，所述測試模塊、控制器單元、處理器單元分別與所述總線連接，所述測試模塊包括數字集成電路測試核心模塊和集成電路測試IC座，所述數字集成電路測試核心模塊與所述集成電路測試IC座連接。本實用新型的有益效果是：具有快速高效和成本低廉的優點。
【IPC分類】G01R31/317
【公開號】CN205301522
【申請號】
【發明人】楊秀增, 李海生, 黃燦勝, 周思穎, 蒙韋清, 韋孟嬌, 陸偉艷
【申請人】廣西民族師范學院
【公開日】2016年6月8日
【申請日】2015年12月15日