一種pmos器件結構及其制作方法
【專利摘要】本發明公開了一種PMOS器件結構，包括位于硅襯底上的柵極、位于硅襯底中的柵極兩側的源漏區以及柵極下方的第一N阱，所述第一N阱四周依次圍有P阱、第二N阱，所述第一N阱、P阱和第二N阱下方相連設有第三N阱；本發明通過在PMOS器件結構上增加包圍PMOS的P阱結構，以及增加包圍P阱的第二N阱和深N阱結構，將PMOS與襯底隔離開來，可減小襯底噪聲對PMOS器件的影響，從而具有較好的噪聲特性，在射頻微波毫米波應用中有較好的應用前景。
【專利說明】
一種PMOS器件結構及其制作方法
技術領域
[0001]本發明涉及半導體集成電路制造技術領域，更具體地，涉及一種新型毫米波(射頻，微波)PM0S器件結構及其制作方法。【背景技術】
[0002]隨著半導體技術的發展，硅半導體器件的特征尺寸在不斷減小。而隨著控制柵尺寸的越來越小，CMOS器件的截止頻率(fT)也越來越高，使得CMOS器件在微波甚至毫米波電路上的應用前景越來越廣闊。
[0003]在55nm/40nm技術節點，由于PM0S的截止頻率遠小于NM0S的截止頻率，因而在具體電路設計中一般不使用PM0S做放大器。但隨著PM0S應力技術的成熟，以及高k值金屬柵工藝在CMOS技術上的應用，在28nm/20nm技術節點，PM0S器件的驅動能力已有較大的提高，其截止頻率也隨之相應提高，使得PM0S在電路中的應用成為可能。
[0004]請參閱圖1，圖1是現有的一種CMOS器件結構示意圖。如圖1所示，該CMOS器件通常的形成方法可包括:
[0005]首先在硅襯底10上形成淺溝槽隔離11 (STI);
[0006]接著形成雙阱，包括N阱15(NW)和P阱16(PW);
[0007]然后生長柵介質和柵極材料，并通過光刻、刻蝕形成柵極13;
[0008]再下來分別形成側墻14和源漏區12，最終形成包括NM0S和PM0S的CMOS器件。
[0009]通常在NM0S結構中，可以采用深N阱(deep NWe 11，DNW)將該NM0S的P阱(PWe 11)與襯底其他部分完全隔離開，從而可避免襯底噪聲的影響。但在PM0S結構中，其N阱(NWell)被周邊的P阱和P型襯底(P-Substrate)包圍，由于P阱和P型襯底在整個芯片上是連成一體的， 不利于將襯底噪聲隔開，如圖2所示，會引入襯底帶來的噪聲(Noise)影響。
【發明內容】
[0010]本發明的目的在于克服現有技術存在的上述缺陷，提供一種PM0S器件結構，以有效隔離襯底噪聲。
[0011]為實現上述目的，本發明的技術方案如下:
[0012]—種PM0S器件結構，包括位于硅襯底上的柵極、位于硅襯底中的柵極兩側的源漏區以及柵極下方的第一N阱，所述第一N阱四周依次圍有P阱、第二N阱，所述第一N阱、P阱和第二N阱下方相連設有第三N阱，以將所述PM0S器件與硅襯底隔離。
[0013]優選地，所述第三N阱為深N阱，其與第二N阱一起構成對P阱的包圍結構。
[0014]優選地，所述硅襯底為P型硅襯底。
[0015]—種上述的PM0S器件結構的制作方法，包括以下步驟:
[0016]步驟S01:提供一硅襯底，在所述硅襯底中形成第三N阱；
[0017]步驟S02:在所述硅襯底中形成有源區隔離結構；
[0018]步驟S03:在所述第三N阱上方形成第一 N阱以及圍繞第一 N阱的第二N阱；
[0019]步驟S04:在所述第一、第二N阱之間形成圍繞第一 N阱的P阱；[〇〇2〇]步驟S05:在所述第一 N阱位置的硅襯底上方形成柵極；
[0021]步驟S06:在所述柵極兩側形成側墻，以及在柵極兩側的硅襯底中形成源漏區。 [〇〇22] 優選地，步驟S01中，所述硅襯底為P型硅襯底。[〇〇23]優選地，步驟S02中，所述隔離結構為淺溝槽隔離。[〇〇24]優選地，步驟S01中，通過光刻形成第三N阱圖形，然后向所述硅襯底中注入N型摻雜雜質，形成具有深N阱結構的第三N阱。[〇〇25]優選地，步驟S03中，通過光刻形成第一、第二N阱圖形，然后向所述硅襯底中注入N 型摻雜雜質，形成第一、第二N阱；步驟S04中，通過光刻形成P阱圖形，然后向所述硅襯底中注入P型摻雜雜質，形成P阱。[〇〇26]從上述技術方案可以看出，本發明通過在PM0S器件結構上增加包圍PM0S的P阱結構，以及增加包圍P阱的第二N阱和深N阱結構，將PM0S與襯底隔離開來，可減小襯底噪聲對 PM0S器件的影響，從而具有較好的噪聲特性，在射頻微波毫米波應用中有較好的應用前景。【附圖說明】
[0027] 圖1是現有的一種CMOS器件結構不意圖；[〇〇28]圖2是PM0S襯底噪聲來源示意圖；
[0029]圖3是本發明一較佳實施例的一種PM0S器件結構示意圖；[0〇3〇]圖4是本發明隔絕襯底噪聲電學不意圖；[0031 ]圖5是本發明一較佳實施例的一種PM0S器件結構的俯視示意圖。【具體實施方式】[〇〇32]下面結合附圖，對本發明的【具體實施方式】作進一步的詳細說明。[〇〇33]需要說明的是，在下述的【具體實施方式】中，在詳述本發明的實施方式時，為了清楚地表示本發明的結構以便于說明，特對附圖中的結構不依照一般比例繪圖，并進行了局部放大、變形及簡化處理，因此，應避免以此作為對本發明的限定來加以理解。[〇〇34]在以下本發明的【具體實施方式】中，請參閱圖3,圖3是本發明一較佳實施例的一種 PM0S器件結構示意圖。如圖3所示，本發明的一種PM0S器件結構，包括位于硅襯底20上的柵極25,位于硅襯底20中并位于柵極25兩側的源漏區24,以及位于硅襯底20中并位于柵極25 下方的第一 N阱27(NW)。所述第一 N阱27四周依次圍有P阱23(PW)、第二N阱21(NW)。所述第一 N阱27、P阱23和第二N阱21之間采用隔離結構22進行隔離。位于所述第一 N阱27、P阱23和第二N阱21下方設置有與第一N阱、P阱和第二N阱相連的第三N阱28(DNW)，第三N阱用于將所述 PM0S器件與下方的硅襯底相隔離。[〇〇35] 請參閱圖3。所述第三N阱28為采用深N阱工藝形成的深N阱(deepNWell，DNW)，第三 N阱28與第二N阱21—起構成對P阱23的包圍結構。第三N阱與第二N阱的連接以形成將P阱有效封閉為限。所述硅襯底20采用P型硅襯底(P-Substrate)。所述隔離結構22可采用淺溝槽隔離(STI)結構。[〇〇36] 請繼續參閱圖3。所述柵極25兩側還可以具有側墻結構26。[〇〇37]請參閱圖5，圖5是本發明一較佳實施例的一種PM0S器件結構的俯視圖。如圖5所示，PMOS器件的柵極25(Gate)橫跨硅襯底中的有源區(AA)，柵極25兩側的有源區具有源漏區24。位于柵極25下方的硅襯底中設置有PM0S器件的N阱27(即第一N阱)；圍繞第一N阱設置有P阱23，P阱將PM0S包圍；圍繞P阱設置有深N阱28(de印Nwell;即第三N阱)，深N阱又將P阱包圍；最外層設置有第二N阱21，第二N阱21與深N阱28緊接，并共同將P阱23以及PM0S器件包圍起來，使PM0S器件與深N阱下方的硅襯底相隔離，如圖4所示，從而可減小襯底噪聲 (No i s e)對PM0S器件的影響。
[0038]下面將結合【具體實施方式】，對本發明的一種上述的PM0S器件結構的制作方法進行詳細說明。
[0039]請參閱圖3和圖5。本發明的一種PM0S器件結構的制作方法，包括以下步驟:
[0040]執行步驟S01:提供一 P型硅襯底20，在所述硅襯底中形成第三N阱；
[0041]可通過光刻工藝形成第三N阱圖形；然后向所述硅襯底中注入N型摻雜雜質，在所述硅襯底中形成具有深N阱(de印Nwe 11)結構的第三N阱28。
[0042]執行步驟S02:在所述硅襯底中形成有源區隔離結構。
[0043]采用與常規射頻/毫米波工藝相同的工藝流程，在所述硅襯底20中形成有源區隔離結構22,例如可以是淺溝槽隔離結構22(STI)。[〇〇44]執行步驟S03:在所述第三N阱上方形成第一 N阱以及圍繞第一 N阱的第二N阱；
[0045]可通過光刻工藝形成第一、第二N阱圖形;然后向所述硅襯底中注入N型摻雜雜質， 在所述硅襯底中的第三N阱28上方形成第一 N阱27以及圍繞第一 N阱的第二N阱21。
[0046]執行步驟S04:在所述第一、第二N阱之間形成圍繞第一 N阱的P阱；
[0047]可通過光刻工藝形成P阱圖形；然后向所述硅襯底中注入P型摻雜雜質，在所述硅襯底中的第三N阱28上方、第一、第二N阱27、21之間形成圍繞第一 N阱27的P阱23。
[0048]執行步驟S05:在所述第一 N阱位置的硅襯底上方形成柵極；
[0049]可采用與常規射頻/毫米波工藝相同的工藝流程，在所述硅襯底上沉積柵介質層和柵電極薄膜，然后通過圖形化形成柵極25。
[0050]執行步驟S06:在所述柵極兩側形成側墻，以及在柵極兩側的硅襯底中形成源漏區。
[0051]最后，可采用與常規射頻/毫米波工藝相同的工藝流程，在所述柵極25兩側形成側墻26,以及在柵極25兩側的硅襯底20中通過離子注入工藝形成PM0S源漏區24。
[0052]綜上所述，本發明通過在PM0S器件結構上增加包圍PM0S的P阱結構，以及增加包圍 P阱的深N阱結構，將PM0S與襯底隔離開來，可減小襯底噪聲對PM0S器件的影響，從而具有較好的噪聲特性，在射頻微波毫米波應用中有較好的應用前景。[〇〇53]以上所述的僅為本發明的優選實施例，所述實施例并非用以限制本發明的專利保護范圍，因此凡是運用本發明的說明書及附圖內容所作的等同結構變化，同理均應包含在本發明的保護范圍內。
【主權項】
1.一種PMOS器件結構，其特征在于，包括位于硅襯底上的柵極、位于硅襯底中的柵極兩 側的源漏區以及柵極下方的第一N阱，所述第一N阱四周依次圍有P阱、第二N阱，所述第一N 阱、P阱和第二N阱下方相連設有第三N阱，以將所述PM0S器件與硅襯底隔離。2.根據權利要求1所述的PM0S器件結構，其特征在于，所述第三N阱為深N阱，其與第二N 阱一起構成對P阱的包圍結構。3.根據權利要求1所述的PM0S器件結構，其特征在于，所述硅襯底為P型硅襯底。4.一種如權利要求1所述的PM0S器件結構的制作方法，其特征在于，包括以下步驟:步驟SO 1:提供一硅襯底，在所述硅襯底中形成第三N阱；步驟S02:在所述硅襯底中形成有源區隔離結構；步驟S03:在所述第三N阱上方形成第一N阱以及圍繞第一N阱的第二N阱；步驟S04:在所述第一、第二N阱之間形成圍繞第一 N阱的P阱；步驟S05:在所述第一 N阱位置的硅襯底上方形成柵極；步驟S06:在所述柵極兩側形成側墻，以及在柵極兩側的硅襯底中形成源漏區。5.根據權利要求4所述的PM0S器件結構的制作方法，其特征在于，步驟SO 1中，所述硅襯 底為P型硅襯底。6.根據權利要求4所述的PM0S器件結構的制作方法，其特征在于，步驟S02中，所述隔離 結構為淺溝槽隔離。7.根據權利要求4所述的PM0S器件結構的制作方法，其特征在于，步驟SO 1中，通過光刻 形成第三N阱圖形，然后向所述硅襯底中注入N型摻雜雜質，形成具有深N阱結構的第三N阱。8.根據權利要求4所述的PM0S器件結構的制作方法，其特征在于，步驟S03中，通過光刻 形成第一、第二N阱圖形，然后向所述硅襯底中注入N型摻雜雜質，形成第一、第二N阱；步驟 S04中，通過光刻形成P阱圖形，然后向所述硅襯底中注入P型摻雜雜質，形成P阱。
【文檔編號】H01L21/336GK106024903SQ201610601005
【公開日】2016年10月12日
【申請日】2016年7月27日
【發明人】王全, 劉林林, 莊翔, 周偉
【申請人】上海集成電路研發中心有限公司, 成都微光集電科技有限公司