溝槽功率器件及制作方法
【專利摘要】本發明揭示了一種溝槽功率器件及制作方法。本發明提供的一種溝槽功率器件及制作方法，通過將第一溝槽和第二溝槽頂部的柵極材料層氧化形成第二氧化層，并在第一溝槽和第二溝槽中柵極材料層頂部側面留有阻止層，在第二溝槽中柵極材料層頂部兩側留有部分第二氧化層，再通過形成側墻，從而使整個槽柵結構均被保護住，同時還減少了介質層淀積的步驟及該步驟產生的表面不平坦化，減少接觸孔光刻層次，在現有光刻設備條件下使槽柵結構在加工工藝中不受到接觸孔不穩定工藝的影響，實現更小線寬產品自對準功能，降低生產成本，使產品的參數和可靠性滿足要求。
【專利說明】
溝槽功率器件及制作方法
技術領域
[0001] 本發明涉及半導體設備領域，特別是涉及一種溝槽功率器件及制作方法。
【背景技術】
[0002] 功率器件可分為功率1C(集成電路)器件和功率分立器件兩類，功率分立器件又包 括功率M0SFET(金屬-氧化物半導體場效應晶體管）、大功率晶體管和IGBT(絕緣柵雙極型晶 體管)等器件。早期功率器件均是基于平面工藝生產，但隨著半導體技術的發展，小尺寸、大 功率、高性能成為了主要的發展趨勢。以平面工藝M0SFET器件為例，由于其本身體內JFET (結型場效應晶體管)寄生電阻的限制，單個原胞的面積減小有限，這樣就使增加原胞密度 變得很困難，很難使平面工藝M0SFET的導通電阻(RDS0N)進一步減小。溝槽工藝由于將溝道 從水平變成垂直，消除了平面結構寄生JFET電阻的影響，使元胞尺寸大大縮小，在此基礎上 可增加原胞密度，提高單位面積芯片內溝道的總寬度，就可以使得器件在單位硅片上的溝 道寬長比增大從而使電流增大、導通電阻下降以及相關參數得到優化，實現了更小尺寸的 管芯擁有更大功率和高性能的目標，因此溝槽工藝越來越多運用于新型功率器件中。
[0003] 隨著半導體技術的發展，為了實現更低的成本優勢以及最小線寬持續變小，現有 典型的溝槽功率器件中溝槽和接觸孔的線寬變小，Pi tch (節距)寬度同時壓縮，使得接觸孔 和柵極溝槽間的間距變窄，此時如果接觸孔的線寬做不到足夠小，對偏精度就不能滿足余 量要求，進而出現對偏等工藝問題，將會直接導致器件的結構難以實現，進而導致Vth(閾值 電壓）、BVds(漏源擊穿電壓）、Rdson甚至GS短路(柵源短路)等參數異常，形成可靠性風險。
[0004] 圖1所示為現有技術中溝槽功率器件中M0SFET在光刻設備極限能力下容易出現的 問題示意圖。其中，A區域代表的是接觸孔4的正常形貌，此時接觸孔4在半導體襯底1表面形 成的線寬為d 1，接觸孔4與其相鄰的溝槽5的間距分別為a 1和a2。當d 1的寬度在光刻設備的 能力范圍內時，其接觸孔4不會出現曝光不足、分辨率不佳等導致的形貌問題。當設備套刻 能力較佳的情況下，al和a2均能滿足產品設計的對偏余量范圍，|al_a2|越小越好，當al_a2 =〇時，說明對準精度最佳，套刻能力最佳。
[0005] B區域代表的是當接觸孔4的光刻線寬按設備極限能力設計但仍然不滿足預定的 線寬設計要求，最終使接觸孔4和溝槽5內的柵氧3、多晶硅2將要接觸甚至已經接觸上時的 異常形貌。此時接觸孔4在半導體襯底1表面形成的線寬為d2,接觸孔4與其相鄰的溝槽5的 間距分別為bl和b2。當bl和b2均小于產品允許的間距要求時，會出現Vth、BVds、Rdson等參 數異常，存在可靠性風險。當bl和b2已經無限小甚至為負數時候，接觸孔4已經和溝槽5內的 柵氧3、多晶硅2接觸，會出現GS短路等參數異常。這是典型的線寬偏大、設備能力不能滿足 產品更小尺寸加工的失效情況。
[0006] C區域代表的是當接觸孔4的光刻線寬滿足小線寬要求，但光刻設備套刻能力不能 滿足產品結構要求，最終使接觸孔4不在左右溝槽5的中間導致參數異常的結構形貌。此時 接觸孔4在半導體襯底1表面形成的線寬為d3,接觸孔4與其相鄰的溝槽5的間距分別為cl和 c2,其中，cl遠大于產品設計的對偏余量范圍，c2又小于產品設計的對偏余量范圍甚至接觸 孔4無限接近溝槽5內的柵氧3、多晶硅2，也容易出現Vth、BVds、Rdson甚至GS短路等參數異 常。這是典型的光刻設備線寬能力正常但套刻精度不能滿足產品更小尺寸的失效情況。如 果在C區域中，cl和c2均在產品設計的對偏范圍內則可以避免各種失效。
[0007] 因此，如何在現有光刻設備條件下實現更小線寬，保證接觸孔到槽柵結構的間距， 從而使接觸孔與溝槽套刻有足夠的余量，從而實現更小線寬的器件結構的生產，同時使產 品的參數和可靠性滿足要求，是本技術領域人員所要研究的內容。
【發明內容】
[0008] 本發明的目的在于提供一種溝槽功率器件及制作方法，保護槽柵結構，在現有光 刻設備條件下使槽柵結構在加工工藝中不受到接觸孔不穩定工藝的影響，實現更小線寬和 更大的套刻余量產品的生產，使產品的參數和可靠性滿足要求。
[0009] 為解決上述技術問題，本發明提供一種溝槽功率器件的制作方法，包括：
[0010] 提供半導體襯底；
[0011] 在所述半導體襯底上依次形成第一阻止層、第二阻止層及第三阻止層；
[0012] 刻蝕所述第三阻止層、第二阻止層、第一阻止層以及部分厚度的半導體襯底以形 成第一溝槽和第二溝槽；
[0013] 在所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁上生長柵介電層；
[0014] 在所述第一溝槽及第二溝槽中形成柵極材料層，所述柵極材料層頂端與所述第三 阻止層頂端齊平；
[0015] 氧化柵極材料層，使得所述柵極材料層表面形成第二氧化層；
[0016] 去除第一溝槽外側及第一溝槽和第二溝槽之間的部分第三阻止層和部分第二阻 止層，暴露出第一阻止層，所述第一溝槽的柵極材料層被第二氧化層、剩余的第三阻止層和 剩余的第二阻止層圍繞，去除第二溝槽中第二氧化層的中間部分，暴露出柵極材料層；
[0017] 在所述半導體襯底中第一溝槽和第二溝槽兩側形成P阱；
[0018] 在所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上形成N型區；
[0019] 緊靠所述剩余的第三阻止層的側壁和剩余的第二阻止層的側壁形成第一側墻，緊 靠所述第二溝槽中剩余的第二氧化層的側壁形成第二側墻；
[0020] 刻蝕暴露出的第一阻止層至半導體襯底中，并刻蝕暴露出的柵極材料層形成接觸 孔；以及
[0021 ]在所述接觸孔底部形成P型區。
[0022] 可選的，對于所述的溝槽功率器件的制作方法，所述第一阻止層、第二阻止層及第 三阻止層的材料為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或組合。
[0023] 可選的，對于所述的溝槽功率器件的制作方法，所述第一阻止層的厚度為 100A-800A,所述第二阻止層的厚度為100A-2000A，所述第三阻止層的厚度為 丨 00A-20000A。
[0024] 可選的，對于所述的溝槽功率器件的制作方法，剩余的第三阻止層和剩余的第二 阻止層的寬度皆為大于等于O.lym，所述第二溝槽中剩余的第二氧化層的寬度為大于等于 0· Ιμπ?ο
[0025] 可選的，對于所述的溝槽功率器件的制作方法，所述第一溝槽的寬度為0.05μπι-1μ m，深度為Ο. Ιμηι-ΙΟμηι;所述第二溝槽的寬度為0.5μηι-5μηι，深度為0.1μηι-50μηι。
[0026] 可選的，對于所述的溝槽功率器件的制作方法，在形成第一溝槽和第二溝槽之后， 在生長柵介電層之前，還包括：
[0027] 在所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁形成第一氧化層； [0028]去除所述第一氧化層。
[0029] 可選的，對于所述的溝槽功率器件的制作方法，采用濕法氧化工藝形成所述第二 氧化層。
[0030] 可選的，對于所述的溝槽功率器件的制作方法，所述第二氧化層厚度為 3〇οοΑ-ιοοοοΑ〇
[0031] 可選的，對于所述的溝槽功率器件的制作方法，采用干法刻蝕去除相鄰第一溝槽 及第一溝槽和第二溝槽之間的部分第三阻止層和部分第二阻止層，以及第二溝槽中第二氧 化層的中間部分。
[0032] 可選的，對于所述的溝槽功率器件的制作方法，緊靠所述剩余的第三阻止層的側 壁和剩余的第二阻止層的側壁形成第一側墻，緊靠第二溝槽中剩余的第二氧化層的側壁形 成第二側墻包括：
[0033] 在剩余的第三阻止層和剩余的第二阻止層之間及第二溝槽中剩余的第二氧化層 之間形成第四阻止層；
[0034] 回刻所述第四阻止層，以形成所述第一側墻和第二側墻。
[0035] 可選的，對于所述的溝槽功率器件的制作方法，所述第四阻止層的厚度為 500QA-I2000A。
[0036] 可選的，對于所述的溝槽功率器件的制作方法，所述回刻為采用各項同性干法刻 蝕。
[0037] 可選的，對于所述的溝槽功率器件的制作方法，所述第一側墻和第二側墻具有圓 滑側壁且呈上窄下寬狀結構。
[0038] 可選的，對于所述的溝槽功率器件的制作方法，所述接觸孔的深度小于等于Ιμπι。
[0039] 可選的，對于所述的溝槽功率器件的制作方法，在所述接觸孔底部形成Ρ型區之 后，還包括：
[0040] 在所述半導體襯底上形成金屬層，所述金屬層填充所述接觸孔;以及 [0041 ]在所述金屬層上形成鈍化層。
[0042] 可選的，對于所述的溝槽功率器件的制作方法，所述金屬層的材料為鈦、氮化鈦、 娃化鈦、媽、錯、娃化錯、銅娃錯合金、銅或鎳。
[0043] 本發明提供一種溝槽功率器件，包括：
[0044] 半導體襯底；
[0045] 位于所述半導體襯底上的第一阻止層；
[0046] 位于所述第一阻止層上的第二阻止層；
[0047]位于所述第二阻止層上的第三阻止層；
[0048]貫穿所述第三阻止層、第二阻止層、第一阻止層并延伸至所述半導體襯底中的第 一溝槽和第二溝槽；
[0049]位于所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁的柵介電層；
[0050]位于所述第一溝槽和第二溝槽中的柵極材料層；
[0051 ]位于所述柵極材料層上的第二氧化層；
[0052]位于所述半導體襯底中第一溝槽和第二溝槽兩側的P阱；
[0053]位于所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上的N型區；
[0054]位于所述第一阻止層上、緊靠所述第二阻止層的側壁及第三阻止層的側壁的第一 偵墻；
[0055] 位于所述第二溝槽中柵極材料層上、緊靠所述第二氧化層的側壁的第二側墻；
[0056] 接觸孔，所述接觸孔位于所述第一溝槽兩側貫穿所述第一阻止層并延伸至所述半 導體襯底中，以及位于所述第二溝槽中延伸至所述柵極材料層中；
[0057]位于所述接觸孔底部的P型區。
[0058]可選的，對于所述的溝槽功率器件，所述第一阻止層、第二阻止層及第三阻止層的 材料為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或組合。
[0059] 可選的，對于所述的溝槽功率器件，所述第一阻止層的厚度為丨00A-800A，所述 第二阻止層的厚度為100A-2000A，所述第三阻止層的厚度為100A-20000A。
[0060] 可選的，對于所述的溝槽功率器件，所述第三阻止層和第二阻止層的寬度皆為大 于等于0. ΙμL?，所述第二溝槽中的第二氧化層的寬度為大于等于0. Ιμπι。
[0061] 可選的，對于所述的溝槽功率器件，所述第一溝槽的寬度為0.05μπι-1μπι，深度為 0 · 1μηι-10μηι;所述第二溝槽的寬度為 0 · 5μηι-5μηι，深度為 0 · 1μηι-50μηι。
[0062] 可選的，對于所述的溝槽功率器件，所述第二氧化層的厚度為soooA-iooooA。
[0063] 可選的，對于所述的溝槽功率器件，所述第一側墻和第二側墻具有圓滑側壁且呈 上窄下寬狀結構。
[0064] 可選的，對于所述的溝槽功率器件，所述接觸孔位于所述半導體襯底中的深度小 于等于lWn〇
[0065] 可選的，對于所述的溝槽功率器件，還包括：
[0066] 位于所述半導體襯底上的金屬層，所述金屬層填充所述接觸孔;以及 [0067]位于所述金屬層上的鈍化層。
[0068]與現有技術相比，本發明提供的一種溝槽功率器件及制作方法，通過將第一溝槽 和第二溝槽頂部的柵極材料層氧化形成第二氧化層，并在第一溝槽和第二溝槽中柵極材料 層頂部側面留有阻止層，在第二溝槽中柵極材料層頂部兩側留有部分第二氧化層，再通過 形成側墻，從而使整個槽柵結構均被保護住，同時還減少了介質層淀積的步驟及該步驟產 生的表面不平坦化，減少接觸孔光刻層次，在現有光刻設備條件下使槽柵結構在加工工藝 中不受到接觸孔不穩定工藝的影響，實現更小線寬產品自對準功能，降低生產成本，使產品 的參數和可靠性滿足要求。
【附圖說明】
[0069]圖1為現有技術中溝槽功率器件中M0SFET在光刻設備極限能力下容易出現的問題 示意圖；
[0070] 圖2為本發明一實施例中的溝槽功率器件制作方法的流程圖；
[0071] 圖3-12為本發明實施例一實施例中的溝槽功率器件的制作過程中的結構示意圖。
【具體實施方式】
[0072] 下面將結合示意圖對本發明的溝槽功率器件及制作方法進行更詳細的描述，其中 表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍 然實現本發明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道， 而并不作為對本發明的限制。
[0073] 在下列段落中參照附圖以舉例方式更具體地描述本發明。根據下面說明和權利要 求書，本發明的優點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非 精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
[0074] 本發明提供一種溝槽功率器件及制作方法，所述溝槽功率器件的制作方法包括： [0075]步驟SI 1、提供半導體襯底；
[0076]步驟S12、在所述半導體襯底上依次形成第一阻止層、第二阻止層及第三阻止層； [0077]步驟S13、刻蝕所述第三阻止層、第二阻止層、第一阻止層以及部分厚度的半導體 襯底以形成第一溝槽和第二溝槽；
[0078]步驟S14、在所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁上生長柵 介電層；
[0079]步驟S15、在所述第一溝槽及第二溝槽中形成柵極材料層，所述柵極材料層頂端與 所述第三阻止層頂端齊平；
[0080] 步驟S16、氧化柵極材料層，使得所述柵極材料層表面形成第二氧化層；
[0081] 步驟S17、去除第一溝槽外側及第一溝槽和第二溝槽之間的部分第三阻止層和部 分第二阻止層，暴露出第一阻止層，所述第一溝槽的柵極材料層被第二氧化層、剩余的第三 阻止層和剩余的第二阻止層圍繞，去除第二溝槽中第二氧化層的中間部分，暴露出柵極材 料層；
[0082] 步驟S18、在所述半導體襯底中第一溝槽和第二溝槽兩側形成P阱；
[0083]步驟S19、在所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上形成N型區； [0084]步驟S20緊靠所述剩余的第三阻止層的側壁和剩余的第二阻止層的側壁形成第一 側墻，緊靠所述第二溝槽中剩余的第二氧化層的側壁形成第二側墻；
[0085] 步驟S21、刻蝕暴露出的第一阻止層至半導體襯底中，并刻蝕暴露出的柵極材料層 形成接觸孔；以及
[0086] 步驟S22、在所述接觸孔底部形成P型區。
[0087] 下面請結合圖2及圖3-12對本發明的溝槽功率器件及制作方法進行詳細介紹。 [0088]首先，執行步驟S11，如圖3所示，提供半導體襯底20。優選的，所述半導體襯底20可 以是硅襯底、鍺硅襯底、m-v族元素化合物襯底或本領域技術人員公知的其他半導體材料 襯底，本實施例中采用的是硅襯底。進一步的，本實施例中采用的硅襯底可以形成有M0SFET (金屬氧化物半導體場效應晶體管）、IGBT(絕緣柵場效應晶體管）、肖特基二極管等半導體 器件。所述半導體襯底20還可以根據所需產品的特性進行一定雜質量的N型和P型摻雜。 [0089]接著，執行步驟S12,在所述半導體襯底20上依次形成第一阻止層21、第二阻止層 22及第三阻止層23。所述在半導體襯底20上形成的第一阻止層21、第二阻止層22及第三阻 止層23可采用氧化或淀積等手段形成。例如，所述第一阻止層21、第二阻止層22及第三阻止 層23的材料可以為二氧化硅、氮化硅、氮氧化硅、多晶硅等的一種或多種組合。較佳的，所述 第一阻止層的厚度為100A-800A，所述第二阻止層的厚度為100A-2000A,所述第三阻止 層的厚度為100A-20000A.
[0090] 接著，執行步驟S13,刻蝕所述第三阻止層23、第二阻止層22、第一阻止層21以及部 分厚度的半導體襯底20，即刻蝕刻蝕所述第三阻止層23至所述半導體襯底20中，以形成第 一溝槽241和第二溝槽242。請參考圖4,第一溝槽241所在區域為第一窗口區24a，第二溝槽 242所在區域為第二窗口區24b。所述第一窗口區24a指的是功率器件的原胞區，第二窗口區 24b指的是功率器件的終端區。
[0091] 本步驟S13通過光刻選擇性打開窗口，采用光刻膠做掩蔽，將打開的窗口區從上往 下刻蝕盡所述第三阻止層23、第二阻止層21及第一阻止層21后，再繼續深入刻蝕半導體襯 底20,以形成具有一定寬度和深度的第一溝槽241和第二溝槽242。其中，所述第一溝槽241 和第二溝槽242的布局可依據產品結構而設計，所述第一溝槽241和第二溝槽242的寬度可 根據產品結構和工藝能力來確定，深度可根據產品的耐壓等參數來確定。
[0092]進一步的，在本實施例中，形成的第一溝槽241和第二溝槽242的寬度均在0.05μπι-5μηι之間，深度均在0 · 1μηι-50μηι之間。具體的，對于第一窗口區24a中的第一溝槽241，其寬度 L1可根據產品導通密度決定，最小線寬可大于等于設備的極限能力，L1可以為0.05μηι-1μηι; 深度hi可根據產品的耐壓等參數來確定，hi可以為0.1-10μπι。對于第二窗口區24b中的第二 溝槽242,考慮到其槽內將填充多晶硅，寬度需要滿足承載高壓、大電流的需求，因此寬度較 寬，部分結構上還需要在之后槽內填充的多晶硅上設置引線孔，因此第二溝槽242的寬度L2 較第一溝槽221要寬，L2可以為0.5μπι-5μπι;在寬度較寬的情況下，根據刻蝕負載效應，相同 的刻蝕程序對大線寬區域刻蝕深度較深，因此正常情況下h2>hl，h2可以為0.1μπι-50μπι。需 要說明的是，并不能夠簡單的依據附圖而得出第一溝槽241與第二溝槽242深度寬度一致的 結論。
[0093] 在步驟S13完成后，緊接著執行步驟S131，在1000°C-1200°C溫度下氧化所述半導 體襯底20中所述第一溝槽241和第二溝槽242的側壁和底壁形成第一氧化層（圖中未示出）， 以對所述第一溝槽241和第二溝槽242的側壁和底壁進行修復。所述第一氧化層的厚度范圍 為 ιοΑ-?οοοοΑ。
[0094] 然后執行步驟S132,去除所述第一氧化層。可以采用Β0Ε腐蝕液或DHF(稀釋的氫氟 酸)來進行去除。
[0095] 接著，執行步驟S14，如圖5所示，本實施例中，在所述半導體襯底20中所述第一溝 槽241和第二溝槽242的側壁和底壁上生長柵介電層25。具體的，所述柵介電層25采用摻氯 氧化（即含有氯、氧的氛圍下進行氧化)形成，在溫度范圍為l〇〇〇°C-1200°C進行生長，以獲 得厚度范圍為50A-5000A的柵介電層25。所述柵介電層25的生長溫度越高質量越好，摻氯 氧化可以有效減少柵介電層25中的雜質，提高柵介電層25的質量。
[0096]然后，執行步驟S15,在所述第一溝槽241及第二溝槽242中形成柵極材料層26,所 述柵極材料層26頂端與所述第三阻止層23頂端齊平。請參考圖6,例如，所述柵極材料層26 可以為摻雜多晶硅層。可以先淀積不摻雜多晶硅，后采用離子注入對不摻雜多晶硅進行摻 雜;或者，先淀積不摻雜多晶硅，后采用磷預淀積工藝對其進行摻雜;再或者，采用邊淀積多 晶硅邊摻雜的原位摻雜方式。具體的，在本步驟S15中，待淀積完成后，還需去除淀積時產生 在所述第三阻止層表面上的柵極材料層26,并使所述第一溝槽241和第二溝槽242中的柵極 材料層26與所述第三阻止層表面齊平，這一過程可以采用具有各項同性的干法刻蝕來完 成。
[0097]然后，執行步驟S16,氧化柵極材料層26,使得所述柵極材料層26表面形成第二氧 化層27。如圖7所示，采用濕法氧化工藝，使得所述柵極材料層26高于所述第二阻止層22的 一部分產生第二氧化層27,具體的，所述濕法氧化的溫度為800°C-1000°C，所述第二氧化層 27為氧化硅層，厚度為3000A-丨0000入。
[0098]之后，執行步驟S17,去除第一溝槽241外側及第一溝槽241和第二溝槽242之間的 部分第三阻止層23和部分第二阻止層22,暴露出第一阻止層21，所述第一溝槽的柵極材料 層26被第二氧化層27、剩余的第三阻止層23和剩余的第二阻止層22圍繞，去除第二溝槽242 中第二氧化層27的中間部分，暴露出柵極材料層26。請參考圖8，本步驟S17可以采用干法刻 蝕來完成，由此，形成第三窗口區28a和第四窗口區28b。
[0099]優選的，在刻蝕后，剩余的第三阻止層23和剩余的第二阻止層22的寬度皆為大于 等于O.lMi，所述第二溝槽242中剩余的第二氧化層27的寬度為大于等于0. Ιμπι。
[0100] 之后，執行步驟S18,請結合圖9所示，在所述半導體襯底20中第一溝槽241和第二 溝槽242兩側形成P阱29a。具體的，在所述半導體襯底20中第一溝槽241兩側和第二溝槽242 兩側進行第一次離子注入和退火，形成P阱29a，所述P阱29a的結深深度小于第一溝槽241的 深度。所述第一次離子注入和退火為采用硼（B)離子零度角注入，注入能量為60KeV-150KeV，注入劑量 lE13/cm2-lE15/cm2,退火溫度為 1000°C-1200°C。
[0101] 之后，執行步驟S19,請繼續參考圖9所示，在所述半導體襯底20中第一溝槽241和 第二溝槽242兩側所述P阱29a上形成N型區29b。具體的，可以是在所述半導體襯底20中第一 溝槽241兩側和第二溝槽242兩側進行第二次離子注入和退火，形成N型區29b，所述N型區 29b的結深深度h3為0.1μηι-0.5μηι。所述第二次離子注入和退火為采用磷(P)離子或砷(As) 離子零度角注入，注入能量為60KeV-150Kev，注入劑量lE14/cm 2-lE16/cm2，退火溫度800°C-1100°C。由步驟S18和步驟S19的注入劑量可知，形成的N型區29b的摻雜濃度大于P阱29a的 摻雜濃度，因此所述N型區29b即為N型重摻雜區。
[0102]之后，執行步驟S20,緊靠所述剩余的第三阻止層23的側壁和剩余的第二阻止層22 的側壁形成第一側墻301，緊靠所述第二溝槽241中剩余的第二氧化層27的側壁形成第二側 墻302。請參考圖10,本步驟S20可以具體包括：
[0103] 步驟S201，在剩余的第三阻止層23和剩余的第二阻止層22之間及第二溝槽241中 剩余的第二氧化層27之間形成第四阻止層。優選的，所述第四阻止層的材料為二氧化硅、氮 化硅、氮氧化硅、多晶硅的一種或組合。在較佳選擇中，所述第四阻止層的厚度為 5000A-I2000A,
[0104] 步驟S202,回刻所述第四阻止層，以形成所述第一側墻301和第二側墻302。所述回 刻可以是采用各項同性干法刻蝕進行，利用刻蝕陰影效應，獲得具有圓滑側壁且呈上窄下 寬狀結構第一側墻301和第二側墻的302。
[0105] 由圖10可見，所述步驟S20完成后，第一溝槽241中柵極材料層26露出半導體襯底 20表面的側壁被第二阻止層22、第三阻止層23和第一側墻301保護，同時頂部被第二氧化層 27保護住;第二溝槽242中柵極材料層26露出半導體襯底20表面的側壁被第二阻止層22、第 三阻止層23和第一側墻301保護，同時頂部兩側被第二氧化層27和第二側墻302保護住。由 此，槽柵結構獲得了保護，有利于提高產品的性能和可靠性。
[0106] 之后，執行步驟S21，刻蝕暴露出的第一阻止層21至半導體襯底中，并刻蝕暴露出 的柵極材料層26形成接觸孔31。請參考圖11，刻蝕出的接觸孔31大致為倒梯形，即上寬下窄 狀，從而實現更小線寬的器件結構的生產中后續膜層的填充。所述接觸孔30位于所述半導 體襯底20中深度h4小于等于Ιμπι，例如為0.1μπι-1μπι。在接觸孔31形成后，在原胞區形成第五 窗口區31a，在終端區形成第六窗口區31b。
[0107] 本步驟S21形成具有h4的深度，從而將已經摻雜成N型的半導體襯底刻蝕掉一部 分，使后續的P型注入能夠穿透N型區。
[0108] 具體的，所述第五窗口區31a中開有接觸孔31的區域為槽與槽間的源區，作為原胞 區的源端連接金屬;所述第六窗口區31b中開有接觸孔31的區域作為器件的耐壓環或柵極 (Gate-PAD)端連接金屬。
[0109] 進一步的，執行步驟S22,請繼續參考圖11，在所述接觸孔31底部形成P型區31c。具 體的，進行第三次離子注入和退火，形成所述P型區31c。所述第三次離子注入為采用零度角 注入Bl 1或BF2，可以先注入Bl 1再注入BF2，注入能量為20KeV-100KeV，注入劑量為lE14/cm2-lE16/cm 2;采用爐管或快速退火在500°C_1000°C下進行退火。由步驟S18和步驟S22的注入 劑量可知，形成的P型區31c的摻雜濃度大于P阱29a的摻雜濃度，因此所述P型區31c即為P型 重摻雜區。
[011 0]進一步的，執行步驟S23，請參考圖12，形成金屬層32，所述金屬層32填充所述接觸 孔31。具體的，所述金屬層32的材料可以為鈦(Ti)、氮化鈦(TiN)、硅化鈦(TiSi)、鎢(W)、鋁 (A1)、硅化鋁(AlSi)、銅硅鋁合金(AlSiCu)、銅(Cu)或鎳(Ni)等金屬或金屬的化合物，其厚 度可以為?Μ?-8μηι。在金屬層32形成后，執行一步刻蝕工藝，例如采用干法刻蝕，獲得原胞區 的第七窗口區32a和終端區的第八窗口區32b。
[0111] 進一步的，還可以根據產品的需要增加鈍化層保護，完成器件正面結構的加工，并 經過減薄、背金、劃片等一系列后道工藝完成最終的器件結構。
[0112] 結合圖3-圖12可見，本發明獲得的溝槽功率器件，包括：
[0113] 半導體襯底20;
[0114] 位于所述半導體襯底20上的第一阻止層21;
[0115] 位于所述第一阻止層21上的第二阻止層22;
[0116]位于所述第二阻止層22上的第三阻止層23;較佳的，所述第一阻止層21的厚度為 丨00A-800人，所述第二阻止層2 2的厚度為1 〇〇人-2〇00人，所述第三阻止層2 3的厚度為 丨00Α-20000.Λ，所述第三阻止層23和第二阻止層22的寬度皆為大于等于Ο.?μπι，所述第一 阻止層21、第二阻止層22及第三阻止層23的材料為二氧化硅、氮化硅、氮氧化硅、多晶硅的 一種或組合；
[0117] 貫穿所述第三阻止層23、第二阻止層22、第一阻止層21并延伸至所述半導體襯底 20中的第一溝槽241和第二溝槽242;較佳的，所述第一溝槽241的寬度為0.05μπι-1μπι，深度 為0 · 1μηι-10μηι;所述第二溝槽242 的寬度為0 · 5μηι-5μηι，深度為0 · 1μηι-50μηι;
[0118] 位于所述半導體襯底20中所述第一溝槽241和第二溝槽242的側壁和底壁上的柵 介電層25;所述柵介電層25的厚度為5〇A-500〇A;.
[0119] 位于所述第一溝槽241和第二溝槽242中的柵極材料層26;
[0120] 位于所述柵極材料層26上的第二氧化層27,較佳的，所述第二氧化層27的厚度為 3000A-10000A;
[0121] 位于所述半導體襯底20中第一溝槽241和第二溝槽242兩側的P阱29a;
[0122] 位于所述半導體襯底20中第一溝槽241和第二溝槽242兩側所述P阱29a上的N型區 29b;所述N型區29b的結深深度小于所述P阱29a的深度，例如，所述N型區29b的結深深度為 0.1μπι-〇. 5μπι；
[0123] 位于所述第一阻止層21上、緊靠所述第二阻止層22的側壁及第三阻止層23的側壁 的第一側墻301，所述第一側墻301具有圓滑側壁且呈上窄下寬狀結構；
[0124] 位于所述第二溝槽241中柵極材料層26上、緊靠所述第二氧化層27的側壁的第二 側墻302,所述第二側墻302具有圓滑側壁且呈上窄下寬狀結構；
[0125] 接觸孔31，所述接觸孔31位于所述第一溝槽241兩側貫穿所述第一阻止層21并延 伸至所述半導體襯底20中，以及位于所述第二溝槽242中延伸至所述柵極材料層26中，所述 接觸孔31位于所述半導體襯底20中的深度小于等于Ιμπι;
[0126] 位于所述接觸孔31底部的Ρ型區31c;
[0127] 位于所述半導體襯底20上的金屬層32,所述金屬層32填充所述接觸孔31;較佳的， 所述金屬層32的材料為鈦（Ti)、氮化鈦（TiN)、硅化鈦（TiSi)、鎢（W)、鋁（A1)、硅化鋁 (AlSi)、銅硅鋁合金(AlSiCu)、銅(Cu)或鎳(Ni)等金屬或金屬的化合物；以及
[0128] 位于所述金屬層32上的鈍化層。
[0129] 由此，本發明提供的一種溝槽功率器件及制作方法，通過提供半導體襯底;在所述 半導體襯底上依次形成第一阻止層、第二阻止層及第三阻止層;刻蝕所述第三阻止層、第二 阻止層、第一阻止層以及部分厚度的半導體襯底以形成第一溝槽和第二溝槽;在所述半導 體襯底中所述第一溝槽和第二溝槽的側壁和底壁上生長柵介電層;在所述第一溝槽及第二 溝槽中形成柵極材料層，所述柵極材料層頂端與所述第三阻止層頂端齊平;氧化柵極材料 層，使得所述柵極材料層表面形成第二氧化層;去除第一溝槽外側及第一溝槽和第二溝槽 之間的部分第三阻止層和部分第二阻止層，暴露出第一阻止層，所述第一溝槽的柵極材料 層被第二氧化層、剩余的第三阻止層和剩余的第二阻止層圍繞，去除第二溝槽中第二氧化 層的中間部分，暴露出柵極材料層;在所述半導體襯底中第一溝槽和第二溝槽兩側形成P 阱；在所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上形成N型區；緊靠所述剩余的 第三阻止層的側壁和剩余的第二阻止層的側壁形成第一側墻，緊靠所述第二溝槽中剩余的 第二氧化層的側壁形成第二側墻;刻蝕暴露出的第一阻止層至半導體襯底中，并刻蝕暴露 出的柵極材料層形成接觸孔；以及在所述接觸孔底部形成P型區。從而使整個槽柵結構均被 保護住，同時還減少了介質層淀積的步驟及該步驟產生的表面不平坦化，減少接觸孔光刻 層次，在現有光刻設備條件下使槽柵結構在加工工藝中不受到接觸孔不穩定工藝的影響， 實現更小線寬產品自對準功能，降低生產成本，使產品的參數和可靠性滿足要求。
[0130] 進一步的，本發明的一種溝槽功率器件結構及制作方法，可以運用在包括但不限 于CMOS、BCD、功率M0SFET、大功率晶體管、IGBT和肖特基等產品中。
[0131] 顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精 神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍 之內，則本發明也意圖包含這些改動和變型在內。
【主權項】
1. 一種溝槽功率器件的制作方法，包括： 提供半導體襯底； 在所述半導體襯底上依次形成第一阻止層、第二阻止層及第三阻止層； 刻蝕所述第三阻止層、第二阻止層、第一阻止層以及部分厚度的半導體襯底以形成第 一溝槽和第二溝槽； 在所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁上生長柵介電層； 在所述第一溝槽及第二溝槽中形成柵極材料層，所述柵極材料層頂端與所述第三阻止 層頂端齊平； 氧化柵極材料層，使得所述柵極材料層表面形成第二氧化層； 去除第一溝槽外側及第一溝槽和第二溝槽之間的部分第三阻止層和部分第二阻止層， 暴露出第一阻止層，所述第一溝槽的柵極材料層被第二氧化層、剩余的第三阻止層和剩余 的第二阻止層圍繞，去除第二溝槽中第二氧化層的中間部分，暴露出柵極材料層； 在所述半導體襯底中第一溝槽和第二溝槽兩側形成P阱； 在所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上形成N型區； 緊靠所述剩余的第三阻止層的側壁和剩余的第二阻止層的側壁形成第一側墻，緊靠所 述第二溝槽中剩余的第二氧化層的側壁形成第二側墻； 刻蝕暴露出的第一阻止層至半導體襯底中，并刻蝕暴露出的柵極材料層形成接觸孔； 以及 在所述接觸孔底部形成P型區。2. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一阻止層、第二 阻止層及第三阻止層的材料為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或組合。3. 如權利要求1或2所述的溝槽功率器件的制作方法，其特征在于，所述第一阻止層的 厚度為100A-800A,所述第二阻止層的厚度為100A-2000A,所述第三阻止層的厚度為 iooA-2〇oooA。4. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，剩余的第三阻止層和剩 余的第二阻止層的寬度皆為大于等于o.lym，所述第二溝槽中剩余的第二氧化層的寬度為 大于等于〇. lwn。5. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一溝槽的寬度為 0 · 05μηι-1μηι，深度為 0 · 1μηι-10μηι;所述第二溝槽的寬度為 0 · 5μηι-5μηι，深度為 0 · 1μηι-50μηι。6. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，在形成第一溝槽和第二 溝槽之后，在生長柵介電層之前，還包括： 在所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁形成第一氧化層； 去除所述第一氧化層。7. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，采用濕法氧化工藝形成 所述第二氧化層。8. 如權利要求7所述的溝槽功率器件的制作方法，其特征在于，所述第二氧化層厚度為 3000Α-1000 OA09. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，采用干法刻蝕去除相鄰 第一溝槽及第一溝槽和第二溝槽之間的部分第三阻止層和部分第二阻止層，以及第二溝槽 中第二氧化層的中間部分。10. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，緊靠所述剩余的第三 阻止層的側壁和剩余的第二阻止層的側壁形成第一側墻，緊靠第二溝槽中剩余的第二氧化 層的側壁形成第二側墻包括： 在剩余的第三阻止層和剩余的第二阻止層之間及第二溝槽中剩余的第二氧化層之間 形成第四阻止層； 回刻所述第四阻止層，以形成所述第一側墻和第二側墻。11. 如權利要求10所述的溝槽功率器件的制作方法，其特征在于，所述第四阻止層的材 料為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或多種組合。12. 如權利要求10所述的溝槽功率器件的制作方法，其特征在于，所述第四阻止層的厚 度為 5000A-丨 2000A。13. 如權利要求10所述的溝槽功率器件的制作方法，其特征在于，所述回刻為采用各項 同性干法刻蝕。14. 如權利要求10所述的溝槽功率器件的制作方法，其特征在于，所述第一側墻和第二 側墻具有圓滑側壁且呈上窄下寬狀結構。15. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述接觸孔的深度小 于等于lwn〇16. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，在所述接觸孔底部形 成P型區之后，還包括： 在所述半導體襯底上形成金屬層，所述金屬層填充所述接觸孔；以及 在所述金屬層上形成鈍化層。17. -種溝槽功率器件，包括： 半導體襯底； 位于所述半導體襯底上的第一阻止層； 位于所述第一阻止層上的第二阻止層； 位于所述第二阻止層上的第三阻止層； 貫穿所述第三阻止層、第二阻止層、第一阻止層并延伸至所述半導體襯底中的第一溝 槽和第二溝槽； 位于所述半導體襯底中所述第一溝槽和第二溝槽的側壁和底壁上的柵介電層； 位于所述第一溝槽和第二溝槽中的柵極材料層； 位于所述柵極材料層上的第二氧化層； 位于所述半導體襯底中第一溝槽和第二溝槽兩側的P阱； 位于所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上的N型區； 位于所述第一阻止層上、緊靠所述第二阻止層的側壁及第三阻止層的側壁的第一側 墻； 位于所述第二溝槽中柵極材料層上、緊靠所述第二氧化層的側壁的第二側墻； 接觸孔，所述接觸孔位于所述第一溝槽兩側貫穿所述第一阻止層并延伸至所述半導體 襯底中，以及位于所述第二溝槽中延伸至所述柵極材料層中； 位于所述接觸孔底部的P型區。18. 如權利要求17所述的溝槽功率器件，其特征在于，所述第一阻止層、第二阻止層及 第三阻止層的材料為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或組合。19. 如權利要求17所述的溝槽功率器件，其特征在于，所述第一阻止層的厚度為 100A-800A，所述第二阻止層的厚度為100A-2000A,所述第三阻止層的厚度為 丨 00A-20000A。20. 如權利要求17所述的溝槽功率器件，其特征在于，所述第三阻止層和第二阻止層的 寬度皆為大于等于0. lym，所述第二溝槽中的第二氧化層的寬度為大于等于0. Ιμπι。21. 如權利要求19所述的溝槽功率器件，其特征在于，所述第一溝槽的寬度為0.05μπι-1 Mi，深度為0.1μηι-10μηι;所述第二溝槽的寬度為0.5μηι-5μηι，深度為0.1μηι-50μηι。22. 如權利要求17所述的溝槽功率器件，其特征在于，所述第二氧化層的厚度為 3000Α-1000 OA023. 如權利要求17所述的溝槽功率器件，其特征在于，所述第一側墻和第二側墻具有圓 滑側壁且呈上窄下寬狀結構。24. 如權利要求17所述的溝槽功率器件，其特征在于，所述接觸孔位于所述半導體襯底 中的深度小于等于Ιμπι。25. 如權利要求17所述的溝槽功率器件，其特征在于，還包括： 位于所述半導體襯底上的金屬層，所述金屬層填充所述接觸孔；以及 位于所述金屬層上的鈍化層。
【文檔編號】H01L29/78GK106024898SQ201610556252
【公開日】2016年10月12日
【申請日】2016年7月12日
【發明人】楊彥濤, 邵凱, 夏志平, 趙金波, 李云飛
【申請人】杭州士蘭集成電路有限公司