極低噪聲粒子探測系統和讀出芯片的制作方法
【專利摘要】本申請涉及極低噪聲粒子探測系統和讀出芯片。一種用于極低噪聲粒子探測器的讀出芯片包括多個通道，每個通道包括：輸入級JFET，接收極低噪聲粒子探測器的輸出信號；前端CMOS放大電路，與所述輸入級JFET耦接，對所述輸出信號進行放大。本申請的技術方案能夠改善讀出芯片噪聲性能。
【專利說明】
極低噪聲粒子探測系統和讀出巧片
技術領域
[0001] 本公開設及粒子探測技術，具體而言，設及極低噪聲粒子探測系統和讀出忍片。
【背景技術】
[0002] 近年來，在在越來越多的諸如天文實驗的粒子探測應用中，專用集成電路ASIC (Application Specific Integrated Cir州it)被用于大規模密集型探測器的讀出系統。 ASIC在體積、功耗等方面的優勢，遠遠超過采用分立元件組成的讀出系統。隨著大規模探測 陣列的發展，相應的高密度ASIC讀出系統成為當下研究的熱點。
[0003] -般而言，讀出系統可采用兩種方案。一種是純CMOS器件方案，即前放讀出都采用 CMOS工藝制作。另一種是探測器和分立J陽T(化nction Field-Effect Transistor JWT) 器件集成的方案，探測器輸出和JFET輸入在探測器娃片上按制作工藝標準直接連接。
[0004] 然而，運些方案在噪聲性能或體積等方面仍難W滿足需求。因此，需要改進的粒子 探測系統和讀出忍片方案，尤其是用于極低噪聲粒子探測的讀出忍片和系統。
[0005] 在所述【背景技術】部分公開的上述信息僅用于加強對本公開的背景的理解，因此它 可W包括不構成對本領域普通技術人員已知的現有技術的信息。
【發明內容】
[0006] 本申請公開一種極低噪聲粒子探測系統和讀出忍片，能夠改善讀出忍片噪聲性 能。
[0007] 根據本公開的一個方面，提供一種用于極低噪聲粒子探測器的讀出忍片，所述讀 出忍片包括多個通道，每個通道包括：
[000引輸入級JFET，接收極低噪聲粒子探測器的輸出信號；
[0009 ]前端CMOS放大電路，與所述輸入級JFET禪接，對所述輸出信號進行放大。
[0010] 根據一些實施例，所述極低噪聲粒子探測器為無放大功能的半導體探測器。
[0011] 根據一些實施例，所述前端CMOS放大電路包括CMOS放大器及禪接于所述CMOS放大 器的輸入端和輸出端之間的反饋結構。
[0012] 根據一些實施例，所述反饋結構包括：
[0013] 并聯連接的反饋電阻和反饋電容;或者
[0014] 并聯連接的開關元件和反饋電容。
[0015] 根據一些實施例，所述CMOS放大器的輸入管滿足如下條件：
[0016] L = Lmin
[0017]
[001 引
[0019] 其中L為所述輸入管的溝道長度，W為所述輸入管的溝道寬度，Lmin為工藝臨界尺 寸;Cin為讀出忍片的輸入端總電容，Kf、C。v、C。x為工藝相關參數，ENC為等效噪聲電荷。
[0020] 根據一些實施例，讀出忍片還包括:濾波成形電路，與所述前端CMOS放大電路的輸 出端禪接。
[0021] 根據一些實施例，所述濾波成形電路為CR-(RC)D有源濾波電路，所述濾波成形電 路的達峰時間滿足如下條件：
[0022]
[0023] 其中T為達峰時間，Apx為像素面積。
[0024] 根據一些實施例，所述濾波成形電路的達峰時間選擇為使得輸入級JFET的串聯白 噪聲和并聯白噪聲之和最小。
[0025] 根據一些實施例，所述讀出忍片包括:第一導電型半導體襯底，所述輸入級JFET和 所述前端CMOS放大電路形成在所述半導體襯底上。
[00%]根據一些實施例，輸入級JFET包括：
[0027] 形成在所述第一導電型半導體襯底中的第二導電型隔離深阱；
[0028] 形成在所述第二導電型隔離深阱之上的第一導電型底柵；
[0029] 形成在所述第一導電型底柵之上的第二導電型溝道區；
[0030] 形成在所述第二導電型溝道區之上的第一導電型頂柵W及位于所述第一導電型 頂柵兩側的源/漏電極，所述第一導電型頂柵與所述源/漏電極之間通過淺槽隔離區進行電 隔離。
[0031] 根據本發明的另一方面，提供一種極低噪聲粒子探測系統，包括極低噪聲粒子探 測器W及前述讀出忍片。
[0032] 根據本發明的一些實施例，輸入級JFET可通過標準CMOS工藝集成在讀出忍片內， 且獲得了與分立型JFET相當的性能。
[0033] 根據本發明的一些實施例，讀出忍片輸入級使用CMOS工藝上寄生JFET，后續電路 采用標準CMOS器件制作，解決了純CMOS器件的讀出忍片噪聲性能不佳的問題。同時，消除了 基于分立型JFET器件設計的讀出電路體積較大，難于擴展到多通道的問題。
[0034] 本公開的其他特性和優點將通過下面的詳細描述變得顯然，或部分地通過本公開 的實踐而習得。
【附圖說明】
[0035] 通過參照附圖詳細描述其示例實施例，本公開的上述和其它特征及優點將變得更 加明顯。
[0036] 圖1示意性示出根據本發明一實施例的用于極低噪聲粒子探測器的讀出忍片；
[0037] 圖2A和圖2B示意性示出根據本發明實施例的前端CMOS放大電路；
[0038] 圖3示出根據本發明實施例的濾波成形電路；
[0039] 圖4示出JFET等效噪聲分析結構；
[0040] 圖5示出根據本發明實施例的CMOS內寄生JFET的結構示意圖；
[0041] 圖6示意性示出根據本發明一實施例的極低噪聲粒子探測系統。 具體實施例
[0042] 現在將參考附圖更全面地描述示例實施例。然而，示例實施例能夠W多種形式實 施，且不應被理解為限于在此闡述的實施例;相反，提供運些實施例使得本公開將全面和完 整，并將示例實施例的構思全面地傳達給本領域的技術人員。在圖中相同的附圖標記表示 相同或類似的部分，因而將省略對它們的重復描述。
[0043] 此外，所描述的特征、結構或特性可W W任何合適的方式結合在一個或更多實施 例中。在下面的描述中，提供許多具體細節從而給出對本公開的實施例的充分理解。然而， 本領域技術人員將意識到，可W實踐本公開的技術方案而沒有特定細節中的一個或更多， 或者可W采用其它的加速系統、組元、材料、裝置、步驟等。在其它情況下，不詳細示出或描 述公知結構、加速系統、裝置、實現、材料或者操作W避免模糊本公開的各方面。
[0044] 圖1示意性示出根據本發明一實施例的用于極低噪聲粒子探測器的讀出忍片。運 里所稱的極低噪聲粒子探測器，是指噪聲在10個電子QOe-) W下的探測器，例如無放大功 能的半導體探測器，諸如Si-PIN(siIicon positive-intrinsic-negative)探測器、S抓 (silicon Drift Detector)探測器、CZT(蹄鋒儒；cadmium zinc telluride)探測器等，但 本發明不限于此。
[0045] 如圖1所示，根據本發明實施例的用于極低噪聲粒子探測器的讀出忍片100可包括 多個通道(例如，N通道），每個通道可包括輸入級JFET 110和前端CMOS放大電路120。根據一 些實施例，讀出忍片100還可包括濾波成形電路130和電流源140。
[0046] 如圖1所示，讀出忍片100集成N個讀出通道，具有模擬放大和成形功能等，將探測 器輸出信號經過片內JFET器件接收，再經過前端CMOS放大電路放大W及進一步濾波成形， 可實現模擬輸出。
[0047] 參照圖1，輸入級JFET 110接收極低噪聲粒子探測器的輸出信號。輸入級JFET 110 可工作在源跟隨器模式，但本發明不限于此，也可采用例如共源級放大或其他形式。電流源 140可為JFET 110提供偏置電流。電流源140可W是外部電流源。
[004引輸入級JFET 110可通過標準CMOS工藝集成在讀出忍片100內，且獲得了與分立型 J陽T相當的性能。由于輸入級J陽T 110是通過標準CMOS工藝集成在讀出忍片100內，故也稱 為寄生J陽T。前端CMOS放大電路120則采用標準CMOS工藝制造。
[0049] 參照圖1，前端CMOS放大電路120可與所述輸入級JFET 110禪接，對所述輸出信號 進行放大。探測器輸出的信號經過輸入級JFET 110后，信號參數基本不發生改變，所W需要 連接前置放大電路將其進一步放大。
[0050] 根據本發明的實施例，讀出忍片輸入級使用CMOS工藝上寄生JFET，后續電路采用 標準CMOS器件制作，解決了純CMOS器件的讀出忍片噪聲性能不佳的問題（1/f等噪聲性能不 佳），同時消除了基于分立型JFET器件設計的讀出電路體積較大，難于擴展到多通道的問 題。根據本發明實施例的集成JFET器件的讀出忍片可W得到極低的噪聲性能。
[0051] 濾波成形電路130可與所述前端CMOS放大電路120的輸出端禪接。濾波成形電路 130輸出的信號可為準高斯信號，將該信號送出到忍片外部，可由多道分析儀處理。
[0052] 圖2A和圖2B示意性示出根據本發明實施例的前端CMOS放大電路。
[0化3] 如圖2A和2B所示，前端CMOS放大電路包括CMOS放大器202及禪接于所述CMOS放大 器的輸入端和輸出端之間的反饋結構204A或204B。
[0054] 前端CMOS放大電路可采用電荷靈敏放大結構。如圖2A和2B所示，反饋結構可W選 擇連續型復位結構，例如包含并聯連接的反饋電阻R或者作為電阻使用的MOS管和反饋電容 C;或者開關型復位結構，例如包含并聯連接的開關元件K和反饋電容C。
[0055] 根據本發明實施例，根據試驗獲取的寄生JFET參數，CMOS放大器的輸入管的選擇 可滿足如下條件：
[0056] L = Lmin
[0化7]
[0化引
[0059] L為所述輸入管的溝道長度，W為所述輸入管的溝道寬度，Lmin為工藝臨界尺寸;Cin 為CMOS放大器的輸入端總電容，Kf為1/f噪聲系數，Cdv為交疊電容密度，Cdx為柵電容密度， ENC為等效噪聲電荷。Cin = Cj+Cp+Cg，是J陽T輸出級對地電容、JFET放大級與該級連線電容、 輸入MOS管柵極電容之和。因為是低功耗設計，輸入管偏置電流可在幾百iiA量級，前置放大 電路加入的轉換增益將在1 (V/fC)。
[0060] 圖3示出根據本發明實施例的濾波成形電路。
[0061] 如圖3所示，根據本發明實施例的濾波成形電路可為CR-(RC)n有源濾波電路。濾波 成形電路可與前端CMOS放大電路形成極零相消。CR-(RC)D有源濾波電路的濾波階數n和達 峰時間可根據噪聲需求、功耗需求等因素綜合確定。根據本發明的一些實施例，達峰時間T 的范圍可滿足如下條件：
[0062]
[0063] Apx為像素面積。
[0064] 根據一實施例，如圖3所示，可采用兩級濾波結構:T型濾波+增益為1的Sallen-key 濾波;成形時間可調節。濾波電路也有一定的放大作用，約為3m(VfC)。
[0065] 下面描述根據本發明實施例的通過JFET等效噪聲分析得到達峰時間T的一種選取 方式，使得輸入級JFET的串聯白噪聲和并聯白噪聲之和最小。
[0066] 圖4示出JFET等效噪聲分析結構。
[0067] 參見圖4，
[006引
[0069]
[0070] eni是JFET溝道熱噪聲，en2是由晶體管偏壓電阻Rb和信號源阻抗Zs引起的熱噪聲， en3是J陽T的1處噪聲。
[007。 JFET輸入端的電壓Vnl、Vn河表示為：
[0072；
[0074]
[0073] JFET輸入級的等效噪聲電壓Uin可表示為：
[0075]
[0076]
[0077]
[007引
[0079] 上式等效噪聲電荷中的S項分別為串聯白噪聲、串聯1/f噪聲、并聯白噪聲。其中 :讀，續是噪聲功率譜密度;。n是輸入端總電容，包含探測器電容、輸入節點寄生電容、W及 輸入管的柵-源電容;T是成形電路達峰時間，Af為定義1/f噪聲的常量。
[0080] 由公式可W看出，串聯白噪聲隨達峰時間而減小，1/f噪聲不隨達峰時間改變，而 并聯白噪聲隨著達峰時間而增加。在低頻范圍，JFET的噪聲主要包含串聯白噪聲和1/f噪 聲，在高頻段，1/f噪聲幾乎可W被忽略。所W噪聲優化主要考慮如何選擇最優的成形電路 達峰時間，W使串聯白噪聲和并聯白噪聲之和最小。
[0081] 下面描述根據本發明實施例的獲取標準CMOS工藝內集成寄生JFET的基本參數方 法。
[0082] 通常的CMOS工藝中會給出標準器件的原理圖和版圖，其性能參數都是經過驗證符 合工藝模型的。寄生JFET不屬于標準器件，需要針對選取的CMOS工藝手動添加原理圖和設 計版圖，研究確定器件版圖中柵極、源級、漏極W及深N阱等的尺寸和布局，使其符合工藝模 型和標準JFET的結構、性能參數。CMOS工藝內寄生JFET的參數包括：導通電阻R。。，夾斷電壓 Vnf f，輸入電容參數，最高工作頻率fmax，直流特性I-V曲線，最大飽和電流Idss，柵極電流，交 流特性跨導GmW及RF特性，其中柵極電流和輸入電容與低噪聲特性直接相關。基于標準 J陽T模型，反復對比得到的寄生JFET器件特性參數、曲線，直到找到符合要求的JFET器件結 構及其參數。另外，還可進行CMOS內寄生JFET低溫下參數特性確定W及建模等。進行一系列 標準CMOS工藝上寄生JFET參數的仿真對比，可得到優化的寄生JFET參數及模型。針對選定 的工藝實驗找到合適的寄生JFET寬長比，W及在此條件下的導通電阻、輸入電容、柵極電流 等參數，將其用于讀出忍片的設計。
[0083] 圖5示出根據本發明實施例的CMOS內寄生JFET的結構示意圖。
[0084] 參照圖5,輸入級J陽T形成在第一導電型(P型或N型)半導體襯底502上。如前所述， 前端CMOS放大電路等其他CMOS電路結構也形成于半導體襯底502上。
[0085] 如圖5所示，輸入級JFET可包括形成在所述第一導電型半導體襯底502中的第二導 電型隔離深阱504,第二導電型與第一導電型相反，可W為N型或P型。
[0086] 第一導電型底柵506形成在所述第二導電型隔離深阱504之上。
[0087] 第二導電型溝道區508形成在所述第一導電型底柵506之上。
[0088] 第一導電型頂柵510W及位于所述第一導電型頂柵510兩側的源/漏電極512形成 在所述溝道區508之上。所述第一導電型頂柵510與所述源/漏電極512之間通過例如淺槽隔 離區（STD514進行電隔離。STI相比傳統的本征氧化隔離，能減少電極間漏電流，使器件具 有更大的源-漏工作電壓，同時保持低的導通電阻Ron。
[0089] 另外，在第二導電型隔離深阱504之上在第一導電型底柵506兩側形成有第一導電 型電接觸部516,用于電連接第一導電型底柵506,并同時將其電連接到表面底柵連接電極 517W與其他部件電連接。在第二導電型隔離深阱504之上在第一導電型電接觸部516兩側 形成有第二導電型電接觸部518,用于電連接第二導電型隔離深阱504,并同時將其電連接 到表面引出電極519W連接到例如預定電位。
[0090] 參照圖5, JFET器件噪聲和輸入電阻都比MOS器件低，導電溝道在其體內，不存在 CMOS器件由于表面或界面所引起的1/f噪聲。
[0091] 另外，溝道被包圍在頂柵和底柵之間，頂柵和底柵之間通過外部連接在一起，運種 雙柵極結構溝道能從頂部和底部結點同時耗盡，使得溝道夾斷電壓更低。底柵/深阱結點能 夠有助于得到低電容、高擊穿電壓參數。
[0092] 根據本發明一實施例，探測器的陽極與JFET的柵極相連，連接距離盡量短，引入的 雜散電容要盡量小，避免使整個讀出系統的噪聲劣化。探測器的陽極與JFET的柵極可采用 絲焊(wiring bonding)的連接方式，不封裝讀出忍片，直接將其與探測器、PCB板打線連接， 從而連線距離短，減小引線雜散電容和封裝寄生電容。
[0093] 根據本發明一實施例，輸入JFET工作在源級跟隨器模式，器件由電流源提供偏置 電流。運種模式下，JFET器件工作狀態可W跟隨變化的輸入信號電流和漏電流自動調整，探 測器陽極收集到的電荷通過柵極電流泄放，不會引起信號的堆疊。
[0094] 圖6示意性示出根據本發明一實施例的極低噪聲粒子探測系統，包括極低噪聲粒 子探測器610和前面所描述的讀出忍片620。極低噪聲粒子探測器可包括Si-PIN、SDD和CZT 半導體探測器等，但本發明不限于此。讀出忍片620參見前面的描述，此處不再寶述。
[0095] 通過W上的詳細描述，本領域的技術人員易于理解，根據本公開實施例的系統和 加速系統具有W下優點中的一個或多個。
[0096] 根據本發明的一些實施例，輸入級JFET可通過標準CMOS工藝集成在讀出忍片內， 且獲得了與分立型JFET相當的性能。
[0097] 根據本發明的一些實施例，讀出忍片輸入級使用CMOS工藝上寄生JFET，后續電路 采用標準CMOS器件制作，解決了純CMOS器件的讀出忍片噪聲性能不佳的問題。同時，消除了 基于分立型JFET器件設計的讀出電路體積較大，難于擴展到多通道的問題。
[0098] 根據本發明一些實施例，輸入JFET工作在源級跟隨器模式，器件由電流源提供偏 置電流。運種模式下JFET器件工作狀態可W跟隨變化的輸入信號電流和漏電流自動調整， 探測器陽極收集到的電荷通過柵極電流泄放，不會引起信號的堆疊。
[0099] 本領域技術人員可W理解，附圖只是示例實施例的示意圖，附圖中的模塊或過程 并不一定是實施本公開所必須的，因此不能用于限制本公開的保護范圍。
[0100] 本領域技術人員可W理解上述各模塊可W按照實施例的描述分布于裝置中，也可 W進行相應變化位于不同于本實施例的一個或多個裝置中。上述實施例的模塊可W合并為 一個模塊，也可W進一步拆分成多個子模塊。
[0101] W上具體地示出和描述了本公開的示例性實施例。應該理解，本公開不限于所公 開的實施例，相反，本公開意圖涵蓋包含在所附權利要求的精神和范圍內的各種修改和等 效布置。
【主權項】
1. 一種用于極低噪聲粒子探測器的讀出芯片，其特征在于，所述讀出芯片包括多個通 道，每個通道包括： 輸入級JFET，接收極低噪聲粒子探測器的輸出信號； 前端CMOS放大電路，與所述輸入級JFET耦接，對所述輸出信號進行放大。2. 如權利要求1所述的讀出芯片，其特征在于，所述極低噪聲粒子探測器為無放大功能 的半導體探測器。3. 如權利要求1所述的讀出芯片，其特征在于，所述前端CMOS放大電路包括CMOS放大器 及耦接于所述CMOS放大器的輸入端和輸出端之間的反饋結構。4. 如權利要求3所述的讀出芯片，其特征在于，所述反饋結構包括： 并聯連接的反饋電阻和反饋電容;或者 并聯連接的開關元件和反饋電容。5. 如權利要求3所述的讀出芯片，其特征在于，所述CMOS放大器的輸入管滿足如下條 件：兵干L73所還緬八官的判迫長皮，W73所還緬人管的溝道寬度，Uin為工藝臨界尺寸；Cin 為讀出芯片的輸入端總電容，Kf XcivXc*為工藝相關參數，ENC為等效噪聲電荷。6. 如權利要求1所述的讀出芯片，其特征在于，還包括： 濾波成形電路，與所述前端CMOS放大電路的輸出端耦接。7. 如權利要求6所述的讀出芯片，其特征在于，所述濾波成形電路為CR-(RC)"有源濾波 電路，所述濾波成形電路的達峰時間滿足如下條件：^vt1 Lyywspp'j IHj8. 如權利要求6或7所述的讀出芯片，其特征在于，所述濾波成形電路的達峰時間選擇 為使得輸入級JFET的串聯白噪聲和并聯白噪聲之和最小。9. 如權利要求1所述的讀出芯片，其特征在于，所述讀出芯片包括： 第一導電型半導體襯底，所述輸入級JFET和所述前端CMOS放大電路形成在所述半導體 襯底上， 其中，所述輸入級JFET包括： 形成在所述第一導電型半導體襯底中的第二導電型隔離深阱； 形成在所述第二導電型隔離深阱之上的第一導電型底柵； 形成在所述第一導電型底柵之上的第二導電型溝道區； 形成在所述第二導電型溝道區之上的第一導電型頂柵以及位于所述第一導電型頂柵 兩側的源/漏電極，所述第一導電型頂柵與所述源/漏電極之間通過淺槽隔離區進行電隔 離。10. -種極低噪聲粒子探測系統，其特征在于，包括： 極低噪聲粒子探測器； 如權利要求1-9所述的讀出芯片。
【文檔編號】G01T1/00GK106019351SQ201610581669
【公開日】2016年10月12日
【申請日】2016年7月21日
【發明人】王科, 王娜
【申請人】中國科學院高能物理研究所