一種貼片機貼裝頭通用控制系統及其控制方法
【專利摘要】本發明公開了一種貼片機貼裝頭通用控制系統及其控制方法，由FPGA核心處理模塊、圖像采集模塊、視頻解碼模塊、VGA驅動模塊、伺服電機控制模塊、I/O接口模塊、通訊模塊、ADC模塊組成，各模塊集成在一塊嵌入式板卡上的嵌入式通用型解決方案。該系統實現了貼片機貼裝頭部分的貼裝過程圖像采集和圖像處理、圖像實時顯示、貼裝頭R軸電機運動控制，以及貼裝頭貼裝流程控制功能，無需將圖像采集系統采集的圖像數據發送到貼片機控制軟件處理和顯示，提高了貼片機貼裝頭控制系統的集成度和通用性，降低了貼片機控制軟件復雜度和貼片機系統成本。
【專利說明】一種貼片機貼裝頭通用控制系統及其控制方法
【技術領域】
[0001]本發明是基于FPGA(Field Programmable Gate Array,現場可編程門陣列)為核心搭建的嵌入式系統，尤其涉及一種貼片機貼裝頭通用控制系統及其控制方。
【背景技術】
[0002]貼裝頭是貼片機的核心執行部件，是一個復雜的、機械與電氣特性緊密結合的系統。它在控制系統的控制下準確地完成準確快速地拾取元器件，并通過視覺系統自動校正位置，將元器件準確地貼放到指定的位置。貼裝頭的發展是貼片機進步的標志。
[0003]現有貼片機貼裝頭控制系統的實現，基本是采用各功能模塊之間互相連接搭建的貼裝頭部電氣系統。比如有控制輸入輸出信號的I/o板卡、視頻圖像采集板卡采集圖像、運動控制板卡控制頭部R軸電機旋轉等。現有的設計方案使系統結構復雜，對貼片機結構設計要求高、成本偏高、系統的穩定性下降、增加了控制軟件的復雜度等。
【發明內容】
[0004]本發明的目的在于克服上述現有技術的缺點和不足，提供一種功能集成度高、通用性強的貼片機貼裝頭通用控制系統及其控制方法。
[0005]本發明通過下述技術方案實現:
[0006]一種貼片機貼裝頭通用控制系統，包括FPGA核心處理模塊、圖像采集模塊、視頻解碼模塊、VGA驅動模塊、伺服電機控制模塊、I/O接口模塊、通訊模塊、ADC模塊；
[0007]所述FPGA核心處理模塊包括FPGA芯片、存儲器；
[0008]所述圖像采集模塊與視頻解碼模塊連接；
[0009]所述FPGA芯片分別與存儲器、視頻解碼模塊、VGA驅動模塊、伺服電機控制模塊、I/o接口模塊、通訊模塊、ADC模塊連接。
[0010]所述圖像采集模塊包括CCD傳感器、光源；所述CCD傳感器輸出模擬視頻信號給所述視頻解碼模塊。
[0011]所述伺服電機控制模塊包括脈沖信號差動線驅動器、脈沖信號差動線接收器；所述伺服電機控制模塊與貼片機貼裝頭上的R軸電機伺服驅動器連接。
[0012]所述I/O接口模塊包括光電隔離輸入電路、24/0V輸出驅動電路；所述I/O接口模塊與貼片機貼裝頭上的信號傳感器和電磁閥連接。
[0013]所述通訊模塊包括以太網通信模塊、串口通信模塊，所述以太網通信模塊和串口通信模塊分別與貼片機上的計算機連接。
[0014]上述貼片機貼裝頭通用控制系統的控制方法，包括如下步驟:
[0015](I)當貼片機處于運行狀態時，圖像采集模塊輸出的模擬視頻信號輸入到視頻解碼模塊，視頻解碼模塊將該模擬視頻信號解碼為數字圖像信號；貼片機貼裝頭通用控制系統根據貼片機發出的控制指令，貼片機貼裝頭通用控制系統控制I/o接口模塊、ADC模塊完成相應的功能任務；[0016](2)視頻解碼模塊輸出的數字圖像信號輸入到FPGA芯片中，通過用戶在FPGA上實現的圖像采集控制IP Core邏輯，將該數字圖像信號存儲到存儲器中；
[0017](3)通過用戶在FPGA上實現的VGA顯示控制IP Core邏輯，將存儲在存儲器中的數字圖像信號通過VGA驅動模塊實時地在顯示器顯示；
[0018](4)當接收到貼片機通過以太網通信模塊發出的糾偏指令和圖像采集同步信號后，通過用戶在FPGA上實現的圖像處理算法IP Core邏輯對當前圖像采集模塊采集到的一幀圖像進行圖像處理，得到當前貼裝頭吸嘴吸取的芯片的角度偏差；
[0019](5)在每次圖像處理過程中，通過以太網通信模塊將正在處理的圖像傳輸到貼片機；
[0020](6)在圖像處理完畢后，通過用戶在FPGA上實現的伺服電機控制IPCore邏輯，輸出脈沖信號給伺服電機控制模塊，控制R軸伺服電機對芯片的位置偏差進行補償。
[0021]本發明相對于現有技術，具有如下的優點及效果:
[0022]本發明基于FPGA設計、功能集成度高、通用性強。針對現有貼片機貼裝頭電氣部分的設計和功能需求，將貼片機貼裝頭的所有功能實現都集成到一個系統中，大幅提升了貼片機貼裝頭控制系統的性能，彌補和改進現有相關技術的不足。
[0023]本發明實現了貼片機貼裝頭部分的貼裝過程圖像采集和圖像處理、圖像實時顯示、貼裝頭R軸電機運動控制，以及貼裝頭貼裝流程控制功能，無需將圖像采集系統采集的圖像數據，發送到貼片機控制單元處理和顯示，提高了貼片機貼裝頭控制系統的集成度和通用性，降低了貼片機控制軟件復雜度和貼片機系統成本。
【專利附圖】
【附圖說明】
[0024]圖1是本發明的系統結構框圖。
[0025]圖2是本發明的FPGA SOPC結構圖。
[0026]圖3是Mircoblaze微處理器軟核配置結構圖。
【具體實施方式】
[0027]下面結合具體實施例對本發明作進一步具體詳細描述。
[0028]實施例
[0029]如圖1至圖3所示。本發明貼片機貼裝頭通用控制系統，包括FPGA核心處理模塊、圖像采集模塊、視頻解碼模塊、VGA驅動模塊、伺服電機控制模塊、I/O接口模塊、通訊模塊、ADC模塊；
[0030]所述FPGA核心處理模塊包括FPGA芯片、存儲器；該FPGA芯片采用XILINX公司的SPARTAN6 系列 FPGA 芯片；
[0031]所述圖像采集模塊與視頻解碼模塊連接；
[0032]所述FPGA芯片分別與存儲器、視頻解碼模塊、VGA驅動模塊、伺服電機控制模塊、I/o接口模塊、通訊模塊、ADC模塊連接。
[0033]所述圖像采集模塊包括CCD傳感器、光源；所述CCD傳感器輸出模擬視頻信號給所述視頻解碼模塊。
[0034]所述伺服電機控制模塊包括脈沖信號差動線驅動器、脈沖信號差動線接收器；所述伺服電機控制模塊與貼片機貼裝頭上的R軸電機伺服驅動器連接。
[0035]所述I/O接口模塊包括光電隔離輸入電路、24/0V輸出驅動電路；所述I/O接口模塊與貼片機貼裝頭上的信號傳感器和電磁閥連接。
[0036]所述通訊模塊包括以太網通信模塊、串口通信模塊(RS-232)，所述以太網通信模塊和串口通信模塊分別與貼片機上的計算機連接。
[0037]上述貼片機貼裝頭通用控制系統的控制方法，可通過如下步驟實現:
[0038](I)當貼片機處于運行狀態時，圖像采集模塊輸出的模擬視頻信號輸入到視頻解碼模塊，視頻解碼模塊將該模擬視頻信號解碼為數字圖像信號；貼片機貼裝頭通用控制系統根據貼片機發出的控制指令，貼片機貼裝頭通用控制系統控制I/o接口模塊、ADC模塊完成相應的功能任務；
[0039](2)視頻解碼模塊輸出的數字圖像信號輸入到FPGA芯片中，通過用戶在FPGA上實現的圖像采集控制IP Core邏輯，將該數字圖像信號存儲到存儲器中；
[0040](3)通過用戶在FPGA上實現的VGA顯示控制IP Core邏輯，將存儲在存儲器中的數字圖像信號通過VGA驅動模塊實時地在顯示器顯示；
[0041](4)當接收到貼片機通過以太網通信模塊發出的糾偏指令和圖像采集同步信號后，通過用戶在FPGA上實現的圖像處理算法IP Core邏輯對當前圖像采集模塊采集到的一幀圖像進行圖像處理，得到當前貼裝頭吸嘴吸取的芯片的角度偏差；
[0042](5)在每次圖像處理過程中，通過以太網通信模塊將正在處理的圖像傳輸到貼片機；
[0043](6)在圖像處理完畢后，通過用戶在FPGA上實現的伺服電機控制IPCore邏輯，輸出脈沖信號給伺服電機控制模塊，控制R軸伺服電機對芯片的位置偏差進行補償。
[0044]為更好的實施本技術方案，以下作進一步說明:
[0045](I) FPGA核心處理模塊
[0046]FPGA核心處理模塊選用Xilinx低成本、低功耗的Spartan-6系列，XC6SLX16-3CSG324FPGA作為主控制芯片，基于低功耗45nm、9金屬銅層、雙柵極氧化層工藝技術，以及高級功耗管理技術。此信號FPGA含14579個邏輯單元、1080MHz時鐘管理通道(2DCM+1PLL)、高級儲存器支持、390MHzDSP48Alslice。
[0047]存儲器選用Micron的MT47H64M16HR-25E型號的DDR2SDRAM，16位數據總線、8Banks 的 IGb 內存顆粒。和 DDR2SDRAM 相連的是 FPGA 的 bank3 的 10，Spartan_6FPGA 內部帶有DDR2硬核控制器，寬度為16bit，IO類型為SSTL_18，DDR2的核心電壓為1.20V±5%。這些配置可以使MCB與DDR2讀寫速度達到625Mb/s。
[0048](2)圖像采集模塊
[0049]圖像采集模塊為Sony的ICX639A與CXD3172A器件的CXD解決方案。該方案具有540TVL的CXD攝像機方案。該方案具備照度低、噪點小，高線數的特點。輸入電壓為DC12V，輸出格式為標準的PAL制式。ICX639A CCD傳感器采用Super HAD(H0LE-ACCUMULAT10NDIODE)技術，該技術具有以下兩個特點:比普通C⑶多了一個聚光透鏡，達到了增加采光量的目的；增大感光點的受光面積，這可以增強物體反射進入CCD像素點的色彩和亮度。這樣各種色彩被CCD解析的亮度就更強，其結果就是低照度效果更好了，色彩更鮮艷真實了。
[0050](3)視頻解碼模塊[0051]SAA7113H是Philips公司生產的一款功能強大、可編程的視頻輸入處理芯片，內部有兩個9位進度的CMOS模數轉換器。SAA7113H可以兼容PAL、NTSC、SECAM多種格式輸入，可以自動檢測場頻是50Hz或60Hz從而實現在PAL、NTSC之間自動的切換，輸出為的8位“VP0”總線，是標準的ITU656、YUV4:2:2格式的數字信號。其內部具有一系列的寄存器，可以根據不同的功能需求配置不同的參數，對亮度、色度等的控制都可以非常方便地通過I2C總線寫相應的寄存器值而實現調整。
[0052](4)伺服電機控制模塊
[0053]伺服電機控制模塊采用AM26LV31C四差動線路驅動器輸出差分脈沖信號、AM26LS32A四路差動線路接收器接收從伺服驅動器反饋的脈沖信號并轉換為單端信號輸入到FPGA芯片。該方案可以達到小于50ns的信號響應時間，超過IOOOm的傳輸距離，信號響應時間小于50ns。差分信號能有效的克服外部電磁干擾，同時可以很好的抑制共模信號。
[0054](5)以太網通信模塊
[0055]以太網控制器DM9000自帶物理(PHY)層處理接口和媒體介入控制(MAC)層處理接口，通過網絡變壓器接RJ45來實現全部的10/100M以太網物理層功能。它的自動協調功能將自動完成配置以最大限度地適合其線路帶寬。還支持IEEE802.3x全雙工流量控制。本設計方案中選用了 16位的連接方式與FPGA連接，其中所有的信號都連接到FPGA芯片的通用I/O引腳。RJ-45也就是常用的水晶頭插頭，屬于標準接插件。本設計采用漢仁公司的帶LED和自隔離變壓器的HR911105A-RJ45。
[0056](6) VGA驅動模塊
[0057]本模塊采用的是Chrontel公司的專用視頻DAC芯片CH7013B來實現VGA顯示控制。XC6SLX16FPGA通過8位數據總線D[0..7]與專用視頻DAC芯片CH7013B相連，通過FPGA輸出的像素時鐘、行同步信號、場同步信號輸入到CH7013B的XCLK、HSYNC、VSYNC引腳作為數據同步信號。在Microblaze微處理器軟核中配置I2C控制器，連接CH7013B芯片的I2C接口，實現FPGA對該芯片內部寄存器的配置。
[0058]2、FPGA SOPC 平臺搭建
[0059]如圖2所示基于FPGA的貼片機貼裝頭通用嵌入式系統基于XC6SLX16芯片構建的SOPC系統，在FPGA內部通過不同的用戶IP Core實現系統任務的并行處理。在FPGA SOPC平臺上掛接了用于圖像采集控制IP Core、圖像處理算法IP Core、VGA顯示控制IP Core、Microblaze微控制器軟核、伺服電機控制IP Core。
[0060](I) Microblaze 微處理器軟核
[0061]如圖3所示，基于XC6SLX16芯片構建的SOPC系統的Microblaze微處理器軟核，實用PLBv64總線、LMB總線以及XCL總線連接外部設備。以PLBBv64總線為核心上，掛載了一些速度等級比較低的外設IP核，有UART、SPI接口、IIC接口、Timer模塊、中斷控制器等，利用內部的以太網媒體訪問控制模塊(TEMAC)實現網絡數據鏈路層的功能，結合板卡上的PHY芯片，實現了整個網絡通信模塊的底層硬件的搭建。在XC6SLX16內部開辟了各8Kb的數據和指令Cache，將啟動程序的Bootloader存到FPGA的片上BRAM中，使用DDR2SDRAM作為整個系統的運行內存。在Microblaze微處理器上使用了 Xilkernel嵌入式操作系統,作為整個軟件平臺的基礎。
[0062](2)圖像采集控制IP Core[0063]圖像采集控制IP Core主要圍繞專用視頻解碼芯片SAA7113H的功能實現，通過設計匹配合理的與FPGA的數據接口，實現從視頻解碼芯片輸出符合ITU656YUV4:2:2的標準8位“VP0”總線以及行場同步信號，及時、穩定地被FPGA模塊采樣并實時轉存到DDR2SDRAM中相應的內存空間中。
[0064](3)圖像處理算法IP Core
[0065]圖像處理算法IP Core在FPGA內部的DSP48A1資源實現模板匹配圖像處理算法，輸入數據為吸嘴上吸取的元器件圖像，實時計算輸出該元器件當前的角度偏差，為后續的伺服電機控制IP Core提供控制數據。當貼片機控制軟件對貼片機貼裝頭通用嵌入式系統發出圖像采集同步信號后，圖像處理算法IP Core獲得存儲在DDR2SDRAM當前完整的一幀圖像數據。
[0066](4) VGA 顯示控制 IP Core
[0067]VGA顯示控制IP Core采用的是CH7013B專用視頻DAC芯片。利用SAA7113H的25MHz像素同步時鐘信號LLC輸入到FPGA，從FPGA再次輸出到CH7013B作為圖像數據轉換的時鐘信號，并且作為輸入數據同步信號。在每個時鐘的上升沿輸出一個像素數據給轉換芯片，并配合行、場同步的時序，可以實現CH7013B芯片控制器的時序控制，設計了基于VHDL的VGA顯示控制IP Core。
[0068](5)伺服電機控制IP Core
[0069]伺服電機控制IP Core實現了對貼片機貼裝頭上R軸的旋轉控制。該IPCore以圖像處理算法IP Core計算得到的角度偏差為輸入量，轉換為電機旋轉的脈沖個數，通過該IP Core的脈沖發送功能實現脈沖的發送,并接收反饋脈沖，通過運動控制插補算法實現R軸的快速旋轉控制。
[0070]如上所述，便可較好地實現本發明。
[0071]本發明的實施方式并不受上述實施例的限制，其他任何未背離本發明的精神實質與原理下所作的改變、修飾、替代、組合、簡化，均應為等效的置換方式，都包含在本發明的保護范圍之內。
【權利要求】
1.一種貼片機貼裝頭通用控制系統，其特征在于:包括FPGA核心處理模塊、圖像采集模塊、視頻解碼模塊、VGA驅動模塊、伺服電機控制模塊、I/O接口模塊、通訊模塊、ADC模塊； 所述FPGA核心處理模塊包括FPGA芯片、存儲器； 所述圖像采集模塊與視頻解碼模塊連接； 所述FPGA芯片分別與存儲器、視頻解碼模塊、VGA驅動模塊、伺服電機控制模塊、I/O接口模塊、通訊模塊、ADC模塊連接。
2.根據權利要求1所述的貼片機貼裝頭通用控制系統，其特征在于:所述圖像采集模塊包括CCD傳感器、光源；所述CCD傳感器輸出模擬視頻信號給所述視頻解碼模塊。
3.根據權利要求1所述的貼片機貼裝頭通用控制系統，其特征在于:所述伺服電機控制模塊包括脈沖信號差動線驅動器、脈沖信號差動線接收器；所述伺服電機控制模塊與貼片機貼裝頭上的R軸電機伺服驅動器連接。
4.根據權利要求1所述的貼片機貼裝頭通用控制系統，其特征在于:所述I/O接口模塊包括光電隔離輸入電路、24/0V輸出驅動電路；所述I/O接口模塊與貼片機貼裝頭上的信號傳感器和電磁閥連接。
5.根據權利要求1所述的貼片機貼裝頭通用控制系統，其特征在于:所述通訊模塊包括以太網通信模塊、串口通信模塊，所述以太網通信模塊和串口通信模塊分別與貼片機上的計算機連接。
6.根據權利要求1至5中任一項所述的貼片機貼裝頭通用控制系統的控制方法，其特征在于包括如下步驟: (1)當貼片機處于運行狀態時，圖像采集模塊輸出的模擬視頻信號輸入到視頻解碼模塊，視頻解碼模塊將該模擬視頻信號解碼為數字圖像信號；貼片機貼裝頭通用控制系統根據貼片機發出的控制指令，貼片機貼裝頭通用控制系統控制I/o接口模塊、ADC模塊完成相應的功能任務； (2)視頻解碼模塊輸出的數字圖像信號輸入到FPGA芯片中，通過用戶在FPGA上實現的圖像采集控制IP Core邏輯，將該數字圖像信號存儲到存儲器中； (3)通過用戶在FPGA上實現的VGA顯示控制IPCore邏輯，將存儲在存儲器中的數字圖像信號通過VGA驅動模塊實時地在顯示器顯示； (4)當接收到貼片機通過以太網通信模塊發出的糾偏指令和圖像采集同步信號后，通過用戶在FPGA上實現的圖像處理算法IP Core邏輯對當前圖像采集模塊采集到的一幀圖像進行圖像處理，得到當前貼裝頭吸嘴吸取的芯片的角度偏差； (5)在每次圖像處理過程中，通過以太網通信模塊將正在處理的圖像傳輸到貼片機； (6)在圖像處理完畢后，通過用戶在FPGA上實現的伺服電機控制IPCore邏輯，輸出脈沖信號給伺服電機控制模塊，控制R軸伺服電機對芯片的位置偏差進行補償。
【文檔編號】H05K3/30GK103906368SQ201410120181
【公開日】2014年7月2日 申請日期:2014年3月27日 優先權日:2014年3月27日
【發明者】陳安, 朱園園, 胡躍明 申請人:華南理工大學