專利名稱：基于直接數字頻率合成技術的高頻電刀輸出波形的控制裝置的制作方法
技術領域：
本發明涉及一種適用于醫學儀器的高頻電刀的輸出波形控制裝置，更特別地說，是指一種利用復雜可編程邏輯器件(CPLD)，實現了直接數字頻率合成(DDS)技術，來產生高頻電刀控制波形，最終控制高頻電刀輸出波形的裝置。
背景技術：
高頻電刀是一種取代機械手術刀進行手術切割的電外科器械，它通過有效電極尖端產生高頻高壓電流與肌體接觸時對組織進行加熱，實現對肌體組織的分離和凝固，從而起到切割和凝血的目的。由于它具有快速、精確的切割和止血以及有切口小、流血少、操作方便等優點，因而可廣泛應用于皮膚科、耳鼻喉科、婦科、外科等手術中。
對于高頻電刀輸出波形的控制常規有兩種方式 一種是應用分立電路產生高頻電刀高壓激勵的控制波形信號。其高頻波形信號由晶體振蕩器或其它振蕩電路產生，信號由分頻電路、波形調整電路處理之后，成為高壓激勵部分所需要的控制波形，經過隔離電路，控制高壓激勵電路，驅動輸出變壓器產生高頻高壓的輸出電流。這種方式電路復雜，波形輸出受元器件個體的差別影響大，波形的參數修改困難，電路復雜也會降低電路工作的穩定性和可靠性。
另一種是利用脈寬調制(PWM)器件產生高頻電刀高壓激勵的控制波形信號，對器件的輸入端口施加一定的模擬信號，器件的輸出端口就能夠產生所需要的波形信號，波形的占空比、頻率都可以進行調節。這種方式相對上一種方式電路簡單，波形參數修改靈活。由于輸入的信號均為模擬信號，而高頻電刀正常工作輸出的高頻高壓電流必然要影響輸入的模擬信號穩定性，從而對脈寬調制(PWM)器件輸出的波形信號產生影響，所以這種方式穩定性和可靠性不高。
上述兩種方式只能夠產生高頻電刀在進行“純切”操作時，輸出的未經調制的高頻波形信號。當高頻電刀進行“混切”和“凝”操作時，需要輸出經過調制之后的高頻波形信號，產生這個脈寬可調的頻率相對較低的調制波，需要另外增加相應的波形發生電路。
發明內容
本發明的目的是提供一種基于直接數字頻率合成技術的高頻電刀輸出波形的控制裝置，該裝置通過在常規高頻電刀微控制器的輸出端連接CPLD器件，通過隔離電路來控制MOSFET全橋電路，并在CPLD器件上應用Verilog HDL語言編寫有針對微控制器輸出信號的波形產生控制模塊。本發明利用直接數字頻率合成(DDS)技術控制高頻電刀輸出波形，能夠有效地提高高頻電刀控制波形的可靠性和穩定性，降低了建立硬件波形產生電路的復雜程度、生產成本。本發明高頻電刀輸出波形控制裝置配置靈活，可以任意修改波形信號的參數，能夠產生未經調試的高頻波形信號以及經過調制后的高頻波形信號。
本發明是一種基于直接數字頻率合成技術的高頻電刀輸出波形的控制裝置，由復雜可編程邏輯器件(CPLD)、波形產生控制模塊、晶體振蕩器、MOSFET全橋電路組成，波形產生控制模塊存儲在CPLD器件上，CPLD器件根據Verilog HDL語言編寫設有429KHz脈寬固定波形的增量寄存器、25KHz的PWM波形的增量寄存器；CPLD器件與微控制器在硬件形式上的連接為，CPLD器件的4位控制端口、8位數據線端口分別與微控制器端口連接。
所述的高頻電刀輸出波形的控制裝置，其波形產生控制模塊由429KHz脈寬固定波形產生模塊、25KHz的PWM波形產生模塊、波形調制模塊、波形解析模塊和波形輸出仲裁模塊組成， 所述429KHz脈寬固定波形產生模塊接收晶體振蕩器輸出的同步工作信號f0，并利用429KHz脈寬固定波形的增量寄存器對其進行分頻處理后，輸出429KHz的基頻信號f1； 所述25KHz的PWM波形產生模塊接收晶體振蕩器輸出的同步工作信號f0，和微控制器輸出的8位數據信號D0；并 利用25KHz的PWM波形的增量寄存器對所述同步工作信號f0進行分頻處理；和 利用25KHz的PWM波形的增量寄存器中的數值減去三倍所述8位數據信號D0與閾值1進行比較后輸出調制信號f2； 所述波形調制模塊對接收的429KHz的基頻信號f1和調制信號f2經解調處理后輸出未調制信號f3和已調制信號f4； 所述波形解析模塊接收微控制器輸出的指令控制信號C0，并根據波形規則獲得波形類型，并輸出波形解析信號C1； 所述波形輸出仲裁模塊接收未調制信號f3、已調制信號f4和波形解析信號C1，并對接收的信號根據高頻電刀執行動作進行仲裁后，輸出全橋激勵波形信號f5，控制全橋電路驅動輸出線圈和刀頭；其高頻電刀執行動作有(a)純切、(b)混切、(c)凝。
所述的高頻電刀輸出波形的控制裝置，其晶體振蕩器、429KHz脈寬固定波形產生模塊和25KHz的PWM波形產生模塊構成直接數字頻率合成。
本發明高頻電刀輸出波形控制裝置的優點在于(1)采用直接數字頻率合成(DDS)技術產生波形信號，其分辨率高、穩定性好、頻率范圍大，不受工作條件影響；(2)功率放大器件采用大功率的MOSFET全橋電路，功率可達300W以上；(3)采用直接數字頻率合成(DDS)技術通過復雜可編程邏輯器件(CPLD)、VerilogHDL語言編程實現，采用由微控制器控制復雜可編程邏輯器件(CPLD)輸出波形參數、以及其它數字邏輯關系，其相關參數可以靈活改變。
圖1是本發明高頻電刀硬件結構框圖。
圖2是本發明波形產生控制模塊的結構框圖。
圖3是MOSFET全橋電路原理與四種波形結構簡圖。
圖4是MOSFET全橋電路控制波形圖。
圖5是脈寬PWM調整中的兩個波形對比圖。
圖6是經本發明輸出波形控制裝置調制處理后的波形圖。
圖7是微控制器與CPLD電聯接示意圖。
圖8是CPLD器件上的軟件控制流程圖。
具體實施例方式 下面將結合附圖對本發明作進一步的詳細說明。
高頻電刀的硬件結構如圖1所示，一般高頻電刀由人機界面、微控制器、信號發生模塊、隔離電路、高壓線圈、匹配網絡和刀頭構成，微控制器接收由人機界面輸出的控制指令，并對其進行處理后輸出控制信號給隔離電路，隔離電路對控制電路輸出的信號進行隔離控制全橋電路驅動高壓線圈進而驅動刀頭運動進行手術。關于高頻電刀控制部分(采用電路結構形式)的介紹，可以參考《醫療衛生設備》2000年第6期公開的KYKY YT300C高頻電刀的研制開發。該參考文獻公開了采用高頻電壓輸出部分實現將220V交流電直接整流得到直流高壓，并采用PWM產生所需的工作直流電壓，通過高頻振蕩器和功率器形成電路得到高頻電壓，再經調制、濾波后進行隔離輸出；功率測量部分則對輸出功率進行實時測量，從而調整直流工作電壓，按照預定的功率曲線輸出功率。
對于本發明的一種采用直接數字頻率合成技術(DDS)產生高頻電刀輸出波形，以及利用復雜可編程邏輯器件(CPLD)對所需波形的控制裝置。本發明波形控制裝置由復雜可編程邏輯器件(CPLD)、波形產生控制模塊、晶體振蕩器、MOSFET全橋電路組成(請參見圖1所示)。波形產生控制模塊存儲在CPLD器件上，CPLD器件根據Verilog HDL語言編寫設有429KHz脈寬固定波形的增量寄存器、25KHz的PWM波形的增量寄存器；CPLD器件與微控制器在硬件形式上的連接為，CPLD器件的4位控制端口、8位數據端口分別與微控制器相應輸入輸出端口連接(請參見圖7所示，芯片之間的端口聯接為常規技術，不作為本發明專利申請的保護內容)；波形產生控制模塊由429KHz脈寬固定波形產生模塊、25KHz的PWM波形產生模塊、波形調制模塊、波形解析模塊和波形輸出仲裁模塊組成(請參見圖2所示)。晶體振蕩器、429KHz脈寬固定波形產生模塊和25KHz的PWM波形產生模塊構成直接數字頻率合成(DDS)，即晶體振蕩器輸出的同步工作信號f0經429KHz脈寬固定波形產生模塊和25KHz的PWM波形產生模塊進行分頻等處理后，分別輸出相應的數字頻率。
直接數字頻率合成(Direct Digital Frequency Synthesis，簡稱DDS或DDFS)技術是迅速發展起來的一種新型信號合成技術。因為采用全數字結構，所以具有寬的相對頻帶、精確的頻率分辯率、較快的頻率轉換速度、低相位噪聲及易集成等突出優點。FPGA、CPLD等大規模集成的可編程邏輯電路的出現，為簡化DDS電路設計、減小DDS系統的體積、提高系統穩定性以及靈活性提供了基礎。本發明中選擇的CPLD芯片具有在線可編程能力和EEPROM結構，使系統內硬件的功能可以像軟件一樣被編程配置，并且掉電后不會丟失，從而可以靈活和方便地進行開發和生產。
下面將對波形產生控制模塊中各模塊實現的功能作詳細說明 429KHz脈寬固定波形產生模塊接收晶體振蕩器輸出的同步工作信號f0，并利用429KHz脈寬固定波形的增量寄存器對其進行分頻處理后，輸出429KHz的基頻信號f1； 25KHz的PWM波形產生模塊接收晶體振蕩器輸出的同步工作信號f0，和微控制器輸出的8位數據信號D0；并利用25KHz的PWM波形的增量寄存器對所述同步工作信號f0進行分頻處理；和利用25KHz的PWM波形的增量寄存器中的數值減去三倍所述8位數據信號D0與閾值1進行比較，其相等時輸出寄存器存儲的數值為0，則輸出波形為低電平；當25KHz的PWM波形的增量寄存器中的數值為960時，輸出寄存器存儲的數值為1，則輸出波形為高電平； 波形解析模塊接收微控制器輸出的指令控制信號C0，并根據波形規則獲得波形類型；其波形規則為(A)指令控制信號C0為1的時，其輸出數值等于429KHz波形寄存器存儲的數值；(B)指令控制信號C0為2的時，其輸出數值等于429KHz波形寄存器存儲的數值與25KHz波形寄存器存儲的數值進行運算“與”操作；(C)指令控制信號C0為7的時，其輸出數值為0。其波形類型有(一)未調制波；(二)已調制波；(三)無波形。
波形調制模塊對接收的429KHz的基頻信號f1和調制信號f2經調制處理后輸出未調制信號f3和已調制信號f4。
波形解析模塊接收微控制器輸出的指令控制信號C0，并根據波形規則獲得波形類型，并輸出波形解析信號C1； 波形輸出仲裁模塊對接收的未調制信號f3、已調制信號f4和波形解析信號C1根據高頻電刀執行動作進行仲裁后，輸出全橋激勵波形信號f5，控制全橋電路驅動輸出線圈和刀頭。高頻電刀執行動作有(a)純切、(b)混切、(c)凝，在高頻電刀的使用中，(a)純切采用未調制PWM波形；而(b)混切和(c)凝需要采用調制后的波形。
在本發明中，f0表示同步工作信號、f1表示429KHz的基頻信號、f2表示調制信號、f3表示未調制信號、f4表示已調制信號、C0表示指令控制信號、D0表示8位數據信號、C1表示波形解析信號、f5表示全橋激勵波形信號。
在常規的MOSFET全橋驅動電路中，MOSFET管A(V1波形)和MOSFET管D(V4波形)與MOSFET管B(V2波形)和MOSFET管C(V3波形)的波形信號的邏輯狀態是互斥的(請參見圖3所示)。故在本發明中，將V1波形和V4波形、V2波形和V3波形分別對應兩個內部寄存器，這兩個寄存器的定義為outPulse429K、outPulse429KN。V1波形和V4波形、V2波形和V3波形在初始狀態下的波形結構如圖4所示，圖中所示的波形為理想方波，則有V1波形和V4波形為高時，V2波形和V3波形為低；V2波形和V3波形為高時，V1波形和V4波形為低。
一般PWM輸出波形為理想方波，當16％、66％時，兩個不同的占空比進行對比，其在不同脈寬時的波形結構如圖5所示。
其波形在所述波形產生控制模塊中解析為 用來傳輸微控制器給CPLD下達的命令，該端口由Verilog HDL語言描述為input[3:0]型的變量。P0-P7微控制器的8位輸入輸出口作為8位數據端口，與CPLD自定義的PulseCommand8位數據端口相連，用來傳輸單片機發送給CPLD的數據，該接口由Verilog HDL語言描述為input[7:0]型的變量。如圖7所示。
CPLD接收控制命令并產生相應波形的程序如下 if(PulseCtrl＝＝1)//未調制波beginoutPulse429K＜＝outPulse429KIN；outPulse429KN＜＝outPulse429KNIN；endif(PulseCtrl＝＝2)//調制波beginoutPulse429K＜＝outPulse429KIN&outPulse25KNIN；outPulse429KN＜＝outPulse429KNIN&outPulse25KNIN；endif(PulseCtrl＝＝7)//停止輸出波形beginoutPulse429K＜＝0；outPulse429KN＜＝0；end 上述程序的內容是當控制寄存器的數值為1的時候，輸出寄存器存儲的數值等于429KHz波形寄存器存儲的數值。當控制寄存器的數值為2的時候，輸出寄存器的數值等于429KHz波形寄存器存儲的數值按位與上25KHz波形寄存器存儲的數值。當控制寄存器的數值為7的時候，輸出寄存器存儲的數值為0。參見圖8所示，在CPLD器件上編寫的用于控制指令信息的語言是并行執行的語言。
在本發明中，在CPLD器件上根據Verilog HDL語言編寫，設有429KHz脈寬固定波形的增量寄存器和25KHz的PWM波形的增量寄存器。DDS技術是一種用數字控制信號的相位增量技術，具有頻率分辨率高、穩定性好、可靈活產生多種信號的優點。在這里是通過改變相位增量寄存器的Δphase值(每個時鐘周期的度數)來改變輸出頻率的。
產生429KHz的方波(429KHz脈寬固定波形產生模塊) 這里通過在429KHz脈寬固定波形產生模塊中定義一個變量reg[5:0]Pulse429KCounter，該變量作為相位增量寄存器，從1開始每周期增加1，增加到56就從新從1開始增加計數。
另外，在429KHz脈寬固定波形產生模塊中定義變量reg的型變量outPulse429KIN和型變量outPulse429KNIN。對于型變量outPulse429KIN和型變量outPulse429KNIN分別采用在429KHz脈寬固定波形的增量寄存器中對應波形V1、波形V4(波形V1、波形V4是根據Verilog HDL語言編寫定義的)；在25KHz的PWM波形的增量寄存器中對應波形V2、波形V3(波形V.2、波形V3是根據Verilog HDL語言編寫定義的)。采用簡單的查表方法，使MOSFET全橋電路產生如圖4所示的未調制的控制波形。波形產生的程序為 always@(posedge CLK)begin//429K1/3dutyPulse429KCounter＜＝Pulse429KCounter+1；case(Pulse429KCounter)6′b101111outPulse429KIN＜＝1；6′b010010outPulse429KNIN＜＝1；6′b011100outPulse429KNIN＜＝0；6′b111000；<!-- SIPO <DP n="7"> --><dp n="d7"/>beginoutPulse429KIN＜＝0；Pulse429KCounter＜＝1；endendcaseend 上述程序內容是在時鐘的上升沿到來的時候，429KHz脈寬固定波形的增量寄存器存儲的數值增加一個單位，同時開始進行判斷，當該寄存器存儲的數值為47時，波形V1和波形V2輸出為高電平，當該寄存器存儲的數值為18時，波形V3和波形V4輸出為高電平，當該寄存器存儲的數值為28時，波形V3和波形V4輸出為低電平，當該寄存器存儲的數值為56時，波形V1和波形V2的輸出為低電平，同時該寄存器存儲的數值變為1。
其中時鐘CLK信號是由外部24MHz晶體振蕩器產生的TTL電平方波信號。經429KHz脈寬固定波形產生模塊處理之后得到429KHz的控制MOSFET全橋電路未調制高頻率波形信號f1。
產生25KHz脈寬可變化的方波(25KHz的PWM波形產生模塊) 這里通過在25KHz的PWM波形產生模塊中定義一個變量reg[9:0]Pulse25KCounter，該變量作為相位增量寄存器，從1開始每周期增加1，增加到960就重新從1開始增加計數。
always@(posedge CLK)beginPulse25KCounter＜＝Pulse25KCounter+1；if((Pulse25KCounter-PulseCommand*3)＝＝10′b0000000001)outPulse25KNIN＜＝0；if(Pulse25KCounter＝＝10′b1111000000)beginoutPulse25KNIN＜＝1；Pulse25KCounter＜＝1；endend 上述程序內容是在時鐘的上升沿到來的時候，相位增量寄存器存儲的數值增加一個單位，同時開始進行判斷，當該寄存器存儲的數值減去三倍數據輸入端口寄存器的數值等于1的時候，輸出寄存器存儲的數值為0，當該寄存器存儲的數據為960的時候，輸出寄存器存儲的數值為1，該寄存器存儲的數據為1。
其中，PulseCommand是input型變量，它作為CPLD的輸入端口，接收微控制器發出的數據，來調整25KHz方波的脈寬。占空比由1/960到766/960可調，調整步長為周期的3/960。由此實現了25KHz方波脈寬的調整。
產生25KHz調制429KHz后的方波(波形調制模塊) 這里通過在波形調制模塊中定義了兩個reg型變量outPulse429K和型變量outPulse429KN，作為儲存調制方波結果的寄存器。進行調制過程的代碼如下，經過調制處理之后的波形見圖6所示。
outPulse429K<＝outPulse429KIN&outPulse25KNIN； outPulse429KN<＝outPulse429KNIN&outPulse25KNIN； 上述程序的內容是兩個數出端口寄存器存儲的數值為別等于兩個429K波形寄存器存儲的數值運算“與”上兩個25KHz的波形寄存器存儲的數值。
微控制器與CPLD的通訊方式 在本發明中，在復雜可編程邏輯器件(CPLD)上用硬件描述語言實現了直接數字頻率合成(DDS)技術，微控制器通過程序由輸入輸出端口對CPLD進行控制，使之產生控制功率模塊所需要的波形信號，通過高壓隔離系統控制功率模塊，驅動輸出變壓器，產生高頻電刀的高頻高壓輸出。CPLD的硬線邏輯通過Verilog HDL進行描述，微處理器的固件通過Keil C5l編寫。
微控制器4個輸入輸出端口與CPLD自定義的PulseCtrl輸入接口相連(4位控制總線)，用來發送微控制器下達給CPLD的命令，該接口可以由Verilog HDL語言描述為input[3:0]型的變量。微控制器8個輸入輸出端口與CPLD自定義的PulseCommand輸入接口相連(8位數據總線)，用來接收微控制器發送給CPLD的數據，該接口可以由Verilog HDL語言描述為input[7:0]型的變量。
CPLD接收控制命令并產生相應波形的程序如下 if(PulseCtrl＝＝1)//未調制波begin<!-- SIPO <DP n="9"> --><dp n="d9"/>outPulse429K＜＝outPulse429KIN；outPulse429KN＜＝outPulse429KNIN；endif(PulseCtrl＝＝2)//調制波beginoutPulse429K＜＝outPulse429KIN&outPulse25KNIN；outPulse429KN＜＝outPulse429KNIN&outPulse25KNIN；endif(PulseCtrl＝＝7)//停止輸出波形beginoutPulse429K＜＝0；outPulse429KN＜＝0；end 上述程序的內容是當控制寄存器的數值為1的時候，輸出寄存器存儲的數值等于429KHz波形寄存器存儲的數值。當控制寄存器的數值為2的時候，輸出寄存器的數值等于429KHz波形寄存器存儲的數值按位與上25KHz波形寄存器存儲的數值。當控制寄存器的數值為7的時候，輸出寄存器存儲的數值為0。
微控制器控制CPLD產生不同形式波形的函數為CpldCtrl(unsigned charcmd)。該函數的形參cmd的值與控制CPLD的協議如下表所示 該函數的代碼如下 void CpldCtrl(unsigned char cmd) { P2＝cmd； } 上述程序的內容是微控制器的輸入輸出端口P2.0-P2.3等于定義的命令變量存儲的數值。
微控制器控制CPLD改變所發出調制波的脈寬的方法，是通過8位數據端口直接發出8位數據來實現的。
本發明基于直接數字頻率合成技術的高頻電刀輸出波形的控制裝置，可以作為高頻電刀的外掛設備(一種波形信號產生器)，也可以是嵌入在高頻電刀微控制器中的內部執行器件。作為外掛設備應用時，無需對高頻電刀的硬件電路進行改動，從而縮短了產品的研發周期，節約了硬件電路改動的費用。使高頻電刀具有頻率穩定性好，參數設置修改方便、靈活等特點。經實驗表明，本發明的波形產生控制模塊產生、調制、仲裁后的波形易于修改，電路元器件簡單且參數穩定。經多次反復修改和實驗后，高頻電刀能夠明顯減小切割組織炭化、刀頭與組織的粘連和安全性等問題，達到了預定的功能和技術指標。
權利要求
1、一種基于直接數字頻率合成技術的高頻電刀輸出波形的控制裝置，其特征在于由復雜可編程邏輯器件(CPLD)、波形產生控制模塊、晶體振蕩器、MOSFET全橋電路組成，波形產生控制模塊存儲在CPLD器件上，CPLD器件根據VerilogHDL語言編寫設有429KHz脈寬固定波形的增量寄存器、25KHz的PWM波形的增量寄存器；CPLD器件與微控制器在硬件形式上的連接為，CPLD器件的4位控制端口、8位數據線端口分別與微控制器端口連接。
2、根據權利要求1所述的高頻電刀輸出波形的控制裝置，其特征在于所述波形產生控制模塊由429KHz脈寬固定波形產生模塊、25KHz的PWM波形產生模塊、波形調制模塊、波形解析模塊和波形輸出仲裁模塊組成，
所述429KHz脈寬固定波形產生模塊接收晶體振蕩器輸出的同步工作信號f0，并利用429KHz脈寬固定波形的增量寄存器對其進行分頻處理后，輸出429KHz的基頻信號f1；
所述25KHz的PWM波形產生模塊接收晶體振蕩器輸出的同步工作信號f0，和微控制器輸出的8位數據信號D0；并
利用25KHz的PWM波形的增量寄存器對所述同步工作信號f0進行分頻處理；和
利用25KHz的PWM波形的增量寄存器中的數值減去三倍所述8位數據信號D0與閾值1進行比較后輸出調制信號f2；
所述波形調制模塊對接收的429KHz的基頻信號f1和調制信號f2經解調處理后輸出未調制信號f3和已調制信號f4；
所述波形解析模塊接收微控制器輸出的指令控制信號C0，并根據波形規則獲得波形類型，并輸出波形解析信號C1；
所述波形輸出仲裁模塊接收未調制信號f3、已調制信號f4和波形解析信號C1，并對接收的信號根據高頻電刀執行動作進行仲裁后，輸出全橋激勵波形信號f5，控制全橋電路驅動輸出線圈和刀頭；其高頻電刀執行動作有(a)純切、(b)混切、(c)凝。
3、根據權利要求2所述的高頻電刀輸出波形的控制裝置，其特征在于25KHz的PWM波形產生模塊對所述8位數據信號D0與閾值1的比較方式為，(a)所述8位數據信號D0與所述閾值1相等時，輸出給25KHz的PWM波形的增量寄存器的數值為0，則輸出波形為低電平；(b)當25KHz的PWM波形的增量寄存器中存儲的數值為960時，其輸出的數值為1，則輸出波形為高電平。
4、根據權利要求2所述的高頻電刀輸出波形的控制裝置，其特征在于所述波形解析模塊中的波形規則有，
(A)指令控制信號C0為1時，其輸出數值等于429KHz波形寄存器存儲的數值；
(B)指令控制信號C0為2時，其輸出數值等于429KHz波形寄存器存儲的數值與25KHz波形寄存器存儲的數值進行運算“與”操作；
(C)指令控制信號C0為7時，其輸出數值為0。
5、根據權利要求2所述的高頻電刀輸出波形的控制裝置，其特征在于所述波形解析模塊中的波形類型有，(一)未調制波；(二)已調制波；(三)無波形。
6、根據權利要求1所述的高頻電刀輸出波形的控制裝置，其特征在于晶體振蕩器、429KHz脈寬固定波形產生模塊和25KHz的PWM波形產生模塊構成直接數字頻率合成。
全文摘要
本發明公開了一種基于直接數字頻率合成技術的高頻電刀輸出波形的控制裝置，由復雜可編程邏輯器件(CPLD)、波形產生控制模塊、晶體振蕩器、MOSFET全橋電路組成，波形產生控制模塊存儲在CPLD器件上，CPLD器件根據Verilog HDL語言編寫設有429KHz脈寬固定波形的增量寄存器、25KHz的PWM波形的增量寄存器。該裝置通過在常規高頻電刀微控制器的輸出端連接CPLD器件，通過隔離電路來控制MOSFET全橋電路，并在CPLD器件上應用Verilog HDL語言編寫有針對微控制器輸出信號的波形產生控制模塊。本發明利用直接數字頻率合成(DDS)技術控制高頻電刀輸出波形，能夠有效地提高高頻電刀控制波形的可靠性和穩定性，降低了建立硬件波形產生電路的復雜程度、生產成本。本發明高頻電刀輸出波形控制裝置配置靈活，可以任意修改波形信號的參數，能夠產生未經調試的高頻波形信號(用于純切)以及經過調制后的高頻波形信號(用于凝和混切)。
文檔編號H05B1/00GK1957857SQ20061011379
公開日2007年5月9日 申請日期2006年10月17日 優先權日2006年10月17日
發明者龐亞宏, 張慶榮, 劉強, 吳語紅 申請人:北京市亞可康達技術研究所, 北京航空航天大學