專利名稱：緩沖器和有機發光顯示器及采用該緩沖器的數據驅動電路的制作方法
技術領域：
本發明涉及一種緩沖器和有機發光顯示器以及采用該緩沖器的數據驅動電路，具體地講，涉及一種不管晶體管的閾值電壓如何都能夠提供準確的輸出電壓的緩沖器和有機發光顯示器以及采用該緩沖器的數據驅動電路。
背景技術：
已經開發了重量和體積都比CRT(陰極射線管)小的各種平板顯示器。平板顯示器包括液晶顯示器、電場發射顯示器、等離子體顯示面板以及有機發光顯示器等。有機發光顯示器利用由電子和空穴的復合而發光的有機發光二極管來呈現圖像。有機發光顯示器利用來自外部源的輸入數據來產生數據信號，并通過利用至少數據驅動電路和數據線將產生的數據信號提供給像素來顯示具有期望亮度的圖像。
數據驅動電路將輸入數據轉換為與灰階值對應的電壓，并將轉換的電壓作為數據信號通過緩沖器提供到數據線。各像素均接收與來自驅動電路的電壓對應的電流。結果，在各像素內的有機發光二極管根據自身接收的電流來發光，從而顯示預定的圖像。
在上述的數據驅動電路中，緩沖器應該將數據信號提供給像素而在緩沖器的輸入和輸出之間沒有壓降。然而，傳統的緩沖器提供具有壓降的數據信號，該壓降與晶體管的閾值電壓對應。由此，數據信號的電壓降低了晶體管的閾值電壓那么多，結果，像素不能夠顯示具有期望亮度的圖像。
發明內容
因此，特定實施例的一個方面提供了一種緩沖器，該緩沖器不產生具有晶體管閾值壓降的輸出。
一個實施例具有緩沖器，該緩沖器包括第一電容器，包括第一電容器端和第二電容器端，該第一電容器被構造成在第一電容器端接收模擬電壓，其中，該模擬電壓是對緩沖器的輸入；第一反相器，具有第一輸入端和第一輸出端，第一輸入端連接到第一電容器的第二電容器端；第二電容器，具有第三電容器端和第四電容器端，第三電容器端連接到第一反相器的第一輸出端；第二反相器，具有第二輸入端和第二輸出端，第二輸入端連接到第二電容器的第四電容器端；第三電容器，具有第五電容器端和第六電容器端，第五電容器端連接到第二反相器的第二輸出端；第一晶體管，連接到第三電容器的第六電容器端，該第一晶體管被構造成控制電流從第一電源到數據線的流動，使得緩沖電壓被提供到數據線，其中，第一晶體管被構造成響應第三電容器提供的電壓來控制電流；第二晶體管，連接到數據線和第一電容器的第一電容器端。
另一個實施例具有數據驅動電路，該數據驅動電路包括數-模轉換器和多個緩沖器，其中，數-模轉換器被構造成響應數據輸入的位值來產生模擬電壓，各緩沖器被構造成向數據線提供模擬電壓，各緩沖器包括第一電容器，包括第一電容器端和第二電容器端，該第一電容器被構造成在第一電容器端接收模擬電壓，其中，該模擬電壓是對緩沖器的輸入；第一反相器，具有第一輸入端和第一輸出端，第一輸入端連接到第一電容器的第二電容器端；第二電容器，具有第三電容器端和第四電容器端，第三電容器端連接到第一反相器的第一輸出端；第二反相器，具有第二輸入端和第二輸出端，第二輸入端連接到第二電容器的第四電容器端；第三電容器，具有第五電容器端和第六電容器端，第五電容器端連接到第二反相器的第二輸出端；第一晶體管，連接到第三電容器的第六電容器端，該第一晶體管被構造成控制電流從第一電源到數據線的流動，使得緩沖電壓提供到數據線，其中，第一晶體管被構造成響應第三電容器提供的電壓來控制電流；第二晶體管，連接到數據線和第一電容器的第一電容器端。
結合附圖，特定實施例的這些和/或其它方面和優點將從下面的描述變得清楚并更易于理解，在附圖中圖1是示出根據一個實施例的有機發光顯示器的示意圖；
圖2是示出圖1中描述的數據驅動電路的一個實施例的框圖；圖3是示出圖1中描述的數據驅動電路的另一個實施例的框圖；圖4是根據一個實施例的緩沖器的結構的示意性電路圖；圖5是示出提供到圖4中描述的緩沖器的控制信號的時序圖；圖6是示出圖4中描述的緩沖器的特定節點的電壓值的時序圖；圖7是根據另一個實施例的緩沖器的結構的示意性電路圖；圖8是示出提供到圖7中描述的緩沖器的控制信號的時序圖；圖9A至圖9C是示出提供到圖7中描述的緩沖器的控制信號的時序圖。
給出下面的示例是出于描述的目的而不是旨在限制本發明的范圍。
具體實施例方式
在下文中，將參照附圖來描述特定的實施例。當一個元件連接到另一個元件時，這一個元件不僅可以直接連接到另一個元件，還可以通過第三元件間接連接到另一個元件。此外，為了清晰起見，省略了一些元件。另外，相同的標號始終指相同的元件。
圖1示出了根據本發明的有機發光顯示器。參照圖1，根據一個實施例的有機發光顯示器包括像素部分130，具有與多條掃描線S1～Sn和多條數據線D1～Dm形成陣列的像素140；掃描驅動器110，配置成驅動掃描線S1～Sn；數據驅動器120，配置成驅動多條數據線D1～Dm；時序控制器1 50，配置成控制掃描驅動器110和數據驅動器120。
掃描驅動器110響應于來自時序控制器150的掃描驅動控制信號SCS來產生掃描信號，并順序地將產生的掃描信號提供到掃描線S1～Sn。掃描驅動器110也響應于掃描驅動控制信號SCS來產生發光控制信號，并順序地將產生的發光控制信號提供到發光控制線E1～En。
數據驅動器120響應于來自時序控制器150的數據驅動控制信號DCS來產生數據信號，并將產生的數據信號提供到數據線D1～Dm。數據驅動器120至少具有第一數據驅動電路129。數據驅動電路129將輸入數據轉換為將被驅動到數據線D1～Dm的數據信號。以下將解釋數據驅動電路129的詳細結構。
時序控制器150產生數據驅動控制信號DCS和掃描驅動控制信號SCS。數據驅動控制信號DCS提供給數據驅動器120，掃描驅動控制信號SCS提供給掃描驅動器110。時序控制器150也將輸入數據Data提供給數據驅動器120。
像素部分130接收第一電源ELVDD和第二電源ELVSS。第一電源ELVDD和第二電源ELVSS被提供到各像素140。接收第一電源ELVDD和第二電源ELVSS的像素140對應于數據驅動電路129提供的數據信號來顯示圖像。
圖2示出根據圖1中描述的數據驅動電路的示例性實施例的框圖。在該示例中的數據驅動電路包括能夠連接的j(j是正整數)個通道和j條數據線。參照圖2，數據驅動電路129包括移位寄存器121，用于順序地產生取樣信號；取樣鎖存器部分122，用于響應于取樣信號來順序地存儲數據；保持鎖存器部分123，用于存儲來自取樣鎖存器部分122的數據，并將存儲的數據提供給數-模轉換器125(在下文中稱作“DAC”)；DAC 125，用于對應于所述數據來產生模擬電壓；緩沖器單元126，用于將模擬電壓提供到數據線D。
移位寄存器121從時序控制器150接收源移位時鐘SSC和源起始脈沖SSP。在接收了源起始脈沖SSP后，移位寄存器121產生j個取樣信號，在源移位時鐘SSC的每個周期內產生一個取樣信號。
取樣鎖存器部分122響應于取樣信號來順序地存儲數據。取樣鎖存器部分122具有j個用于存儲數據的取樣鎖存器，其中每個鎖存器具有與數據中的位的數目對應的位寬。例如，在數據具有k位的情況下，各鎖存器被配置成k位的大小。
當從時序控制器150接收源輸出使能信號SOE時，保持鎖存器部分123從取樣鎖存器部分122接收數據。在接收了數據后，當從時序控制器150接收下一個源輸出使能信號SOE時，保持鎖存器部分123將存儲的數據提供到DAC 125。保持鎖存器部分123包括j個各具有k位大小的保持鎖存器。
DAC 125對應于數據的位值來產生模擬電壓，并將產生的電壓提供給緩沖器單元126。
緩沖器單元126包括緩沖器127，緩沖器127緩沖來自DAC 125的數據信號并將它們驅動到j條數據線D1～Dj。對于有利的系統性能，不管包括在緩沖器127中的晶體管的閾值電壓如何，緩沖器127向數據線D1～Dj輸出基本沒有壓降的數據信號。
在電平轉換器124之前的數據的電壓電平為低，從而降低電路的數字部分中的功率。在一些實施例中，DAC 125最好以較高的數字電壓電平來驅動。如圖3中所示，數據驅動電路129還可包括電平轉換器124，電平轉換器124位于保持鎖存器部分123和DAC 125之間，以增大從保持鎖存器部分123提供到DAC 125的數據的電壓電平。
圖4示出了根據示例性實施例的緩沖器的詳細的示意性電路圖。緩沖器127包括第一反相器(inverter)127a；第二反相器127b；第一晶體管M1，連接在數據線Dj和第三電源VVdd之間；第二晶體管M2和第一電容器C1，連接在DAC 125和第一反相器127a之間；第二電容器C2，連接在第一反相器127a和第二反相器127b之間；第三電容器C3，連接在第二反相器127b和第一晶體管M1之間。
緩沖器127還包括第三晶體管M3，連接在數據線Dj和第一節點N1之間，其中，第一節點N1是第二晶體管M2和第一電容器C1的公共端；第四晶體管M4，連接在第三電源VVdd和第六節點N6之間，其中，第六節點N6是第三電容器C3和第一晶體管M1的公共端；第五晶體管M5，連接在第四電源VVss和第七節點N7之間，其中，第七節點N7是第一晶體管M1和數據線Dj的公共端；第六晶體管M6，連接在第一反相器127a的輸入端N2和輸出端N3之間；第七晶體管M7，連接在第二反相器127b的輸入端N4和輸出端N5之間。
第一晶體管M1響應于提供到第六節點N6的電壓來控制從第三電源VVdd流入第七節點N7的電流。節點N7處的模擬電壓根據電流來作出反應，并被作為數據信號提供給像素140。當第一控制信號CS1被提供時，第二晶體管M2將來自DAC 125的模擬電壓提供給第一節點N1。當第三控制信號CS3被提供時，第三晶體管M3導通，從而第七節點N7和第一節點N1電連接。這樣就關閉了控制N7的反饋回路。當第一控制信號CS1被提供時，第四晶體管M4將第三電源VVdd的電壓提供給第六節點N6，從而晶體管M1截止。當第二控制信號CS2被提供時，第五晶體管M5將第四電源VVss的電壓提供給第七節點N7(因此提供到數據線Dj)。第一反相器127a包括連接在第三電源VVdd和第四電源VVss之間的第八晶體管M8和第九晶體管M9。由此，由P-MOS調節第八晶體管M8，由N-MOS調節第九晶體管M9。
第八晶體管M8和第九晶體管M9的柵極端和第一電容器C1的一端都連接到第二節點N2，其中，第二節點N2是響應于在第一節點N1上驅動的電壓而被驅動的。當第一控制信號CS1被提供時，第六晶體管M6將第二節點N2和第三節點N3電連接。第二反相器127b包括連接在第三電源VVdd和第四電源VVss之間的第十晶體管M10和第十一晶體管M11。由此，由P-MOS調節第十晶體管M10，由N-MOS調節第十一晶體管M11。
第十晶體管M10和第十一晶體管M11的柵極端和第二電容器C2的一端連接到第四節點N4，并響應于在第三節點N3上驅動的電壓而被驅動。當第一控制信號CS1被提供時，第七晶體管M7將第四節點N4和第五節點N5電連接。
圖5是示出在驅動時間段T1、T2、T3、T4期間用于圖4中的緩沖器的DAC信號Vga、控制信號CS1、CS2和CS3的時序圖。如所示，在驅動時間段T1內，第一控制信號CS1和第二控制信號CS2被提供。因此，在驅動時間段T1內，第二晶體管M2、第六晶體管M6、第七晶體管M7、第四晶體管M4和第五晶體管M5都導通。隨著晶體管M6導通，第一反相器127a將向第二節點N2和第三節點N3提供電壓。提供的電壓將為第四電源VVss的電壓電平和第三電源VVdd的電壓電平之間的電平。同樣，隨著晶體管M7導通，第二反相器127b將同樣地向第四節點N4和第五節點N5提供電壓，其中，提供的電壓將具有第四電源VVss上的電壓電平和第三電源VVdd上的電壓電平之間的電平。隨著第二晶體管M2導通，模擬電壓Vga從DAC 125提供到第一節點N1。因此，與模擬電壓Vga和第二節點N2處的電壓之間的差對應的電壓存儲在第一電容器C1兩端。
此外，因為提供到第二節點N2的電壓始終是相同的，所以存儲在第一電容器C1兩端的電壓取決于模擬電壓Vga。隨著第四晶體管M4導通，第三電源VVdd的電壓被提供到第六節點N6，從而第一晶體管M1截止。此外，第五節點N5上的電壓和第六節點N6上的電壓之間的差存儲在第三電容器C3兩端。
接著，在第二驅動時間段T2內，第一控制信號CS1停止。因此，在第二驅動時間段T2內，第二晶體管M2、第六晶體管M6、第七晶體管M7和第四晶體管M4截止。注意的是，在第二驅動時間段T2的末端，第一節點N1至第五節點N5處的電壓使得第六節點N6處的電壓與第三源電壓VVdd相同。因此，在第二驅動時間段T2的末端，第一晶體管M1截止。
在第三驅動時間段T3內，第三控制信號CS3被提供。因此，在第三驅動時間段內第三晶體管M3導通，從而第七節點N7電連接到第一節點N1。由于第七節點N7通過第五晶體管M5被驅動到第四電源VVss，所以在第三驅動時間段T3內，第一節點N1將從第二驅動時間段的值Vga驅動為VVss。當第一節點N1的電壓減小為VVss時，由于第一電容器C1導致第二節點N2處的電壓值同樣地降低。因為在第一節點N1處的壓降的量取決于模擬電壓Vga，所以第二節點N2處的壓降也將同樣地取決于模擬電壓Vga。
由于第二節點N2是第一反相器127a的輸入，所以當第二節點N2處的電壓減小時，第三節點N3處的第一反相器的輸出將增大。由于第二電容器C2而使得第四節點N4處的電壓將根據第三節點N3處電壓的增大而增大。因為第四節點N4是第二反相器127b的輸入，所以當第四節點N4處的電壓增大時，在第五節點N5處的第二反相器127b的輸出將減小。因為第六節點N6被電容耦合到第五節點N5，所以當第五節點N5處的電壓減小時，第六節點N6處的電壓也同樣地減小。
因為第六節點N6處的電壓是第一晶體管M1的柵極電壓，所以當第六節點處的電壓減小時，第一晶體管導通并開始將電流導向第七節點N7。然而，因為第五晶體管M5仍然導通，所以第七節點N7處的電壓基本上不變化。注意的是，在第三驅動時間段T3的末端，第一節點N1至第五節點N5處的電壓使得第六節點N6處的電壓小于第三電源電壓VVdd。因此，在第三驅動時間段T3的末端，第一晶體管M1導通。
接著，在第四驅動時間段T4內，控制信號CS2停止從而第五晶體管M5截止。第七節點N7處的電壓根據第一晶體管M1提供的電流而上升。因為第七節點處的電壓通過第三晶體管M3和第一電容器C1被反饋到第一反相器127a和第二反相器127b，所以在第一晶體管M1的輸入的第六節點N6處的電壓受第七節點N7的上升電壓的影響。第六節點處的電壓受到影響的形式為，第七節點N7處增大的電壓造成第六節點N6處的電壓上升。第七節點N7和第六節點N6處的電壓將繼續上升，直到第一晶體管M1截止。這種情況將發生在第七節點N7處的電壓已經上升到足以使第一節點N1至第六節點N6處的電壓回到這些電壓在第二驅動時間段T2的末端具有的值時。回想在第二驅動時間段T2的末端，第六節點N6處的電壓等于電源VVdd的值，并且第一晶體管M1因此而截止。當第七節點N7處的電壓上升而因此第一節點N1處的電壓已經上升到等于在第二驅動時間段T2的末端的第一節點N1處的電壓時，將再次發生這種情況。回想在第二驅動時間段的末端，第一節點N1處的電壓值為模擬電壓Vga。因此，在第四驅動時間段內，緩沖器將以模擬電壓Vga驅動數據線Dj而沒有晶體管閾值電壓降，從而相關的像素140將根據準確的電壓來發光。
圖6示出在第二、第三和第四驅動時間段內第二節點N2、第四節點N4和第六節點N6的轉變。如上所述，在第二驅動時間段的末端，第二節點N2的電壓具有取決于第一反相器127a的值，其中，第一反相器127a的輸入和輸出被第六晶體管M6短接。同樣，第四節點N4處的電壓具有取決于第二反相器127b的值，其中，第二反相器127b的輸入和輸出被第七晶體管M7短接。因為第六節點N6在第一驅動時間段T1內通過第四晶體管M4短接到電源VVdd，所以第六節點N6處的電壓具有等于電源VVdd的值。
在第三驅動時間段T3內，第二節點N2、第四節點N4和第六節點N6處的電壓根據圖6中示出的第一組變化而變化。第二節點N2處的電壓減小了V1的量，V1基于模擬電壓Vga。第四節點N4處的電壓基于第三節點N3處的電壓的增大而增大，第三節點N3處的電壓的增大基于第二節點N2處的電壓的降低和第一反相器127a的增益。注意的是，第四節點N4處的電壓增大的量大于第二節點N2處的電壓減小的量。這是由于第一反相器127a的增益而造成的。第六節點N6處的電壓基于第五節點N5處的電壓的減小而減小，第五節點N5處的電壓的減小基于第四節點N4處的電壓的增大和第二反相器127b的增益。注意的是，第六節點N6處的電壓減小的量大于第四節點N4處的電壓增大的量。這是由于第二反相器127b的增益造成的。
在第四驅動時間段T4內，如上所述，第七節點N7處的電壓反饋到第一節點N1。第七節點N7處上升的電壓造成第一節點N1處的電壓上升。由于在第一節點和第二節點之間的耦合電容器，所以第一節點N1處的上升電壓造成第二節點N2處的電壓也上升。由于第一反相器127a，所以第二節點N2處的上升電壓造成第三節點N3處的電壓減小。由于第三節點和第四節點之間的耦合電容器，所以第三節點N3處的電壓的減小造成第四節點N4處的電壓也減小。由于第二反相器127b，所以第四節點N4處的電壓的減小造成第五節點N5處的電壓增大。由于第五節點和第六節點之間的耦合電容器，所以第五節點N5處的增大的電壓造成第六節點N6處的電壓增大。如上所述，一旦第六節點N6處的電壓增大到VVdd，第一晶體管就將停止向第七節點N7驅動電流，因此第七節點N7處的電壓將停止上升。如圖6中所示，這種情況發生在第二節點、第四節點和第六節點處的電壓都返回到這些節點在第二驅動時間段的末端具有的電壓值時。
因此，不管晶體管的閾值電壓如何，來自DAC 125的準確的模擬電壓Vga可通過緩沖器127提供到數據線Dj。該緩沖器的一個有利方面是，由于輸出的準確性，該緩沖器無疑可應用在具有高分辨率的大顯示器中。因此，由于兩個反相器的增益，所以第一晶體管的柵極處呈現的電壓是模擬電壓Vga的放大形式。這導致了更快的緩沖器的操作。在一些實施例中，可以用其它電路構造來實現增益。另一方面，在一些實施例中，增益不是必需的，第一節點N1和第五節點N5之間的電路可被導線或一些其它的基本單一的增益電路來替代。
圖7示出了根據另一個實例性實施例的緩沖器的結構的詳細的示意性電路圖。這個實施例與圖4中示出的實施例的不同之處在于添加了第十二晶體管M12和第十三晶體管M13，第十二晶體管M12連接在第一反相器127a和第三電源VVdd之間，第十三晶體管M13連接在第二反相器127b和第四電源VVss之間。第十二晶體管M12和第十三晶體管M13具有不同的導電性。即，第十二晶體管M12是PMOS晶體管而第十三晶體管M13是NMOS晶體管。以VVss和VVdd之間的輸入和輸出來操作的第一反相器和第二反相器會消耗過多的功率。第十二晶體管和第十三晶體管使第一反相器和第二反相器僅當緩沖器使用第一反相器和第二反相器來改變緩沖輸出電平時才能夠工作，如以下所述。
當第四控制信號CS4被提供時，第十二晶體管M12導通。結果使得第三電壓VVdd的電壓被提供到第一反相器127a，從而第一反相器127a啟動。
當第五控制信號CS5被提供時，第十三晶體管M13導通。結果使得第四電壓VVss的電壓被提供到第二反相器127b，從而第二反相器127b啟動。
參照圖7和圖8，將解釋緩沖器的操作。如圖8中所示，在第一驅動時間段T1之前，第一控制信號CS1、第二控制信號CS2、第三控制信號CS3、第四控制信號CS4和第五控制信號CS5都無效。注意的是，由于第一控制信號CS1、第三控制信號CS3和第四控制信號CS4用于驅動PMOS晶體管，所以它們為低時有效，由于第二控制信號CS2和第五控制信號CS5用于驅動NMOS晶體管，所以它們為高時有效。從第一驅動時間段T1至第四驅動時間段T4，第四控制信號CS4和第五控制信號CS5都有效。因此，從第一驅動時間段T1至第四驅動時間段T4的開始階段，第一反相器127a和第二反相器127b都工作。在這些時間段內，第一控制信號CS1至第三控制信號CS3以與參照圖4討論的對應的信號相同的方式來驅動。同樣，緩沖器的操作與參照圖4討論的緩沖器的操作相同。然而，注意的是，在第四時間段T4內，一旦第六節點N6處的電壓處于VVdd，則第一晶體管M1截止，從而第一反相器和第二反相器不需要工作。如果它們不工作的話就可以節省它們消耗的功率。因此，在第四時間段T4已經經過一段時間后，第四控制信號CS4變成無效狀態，從而第一反相器127a不工作。同樣，第五控制信號CS5變成無效狀態，第二反相器127b不工作。注意的是，該電路被構造成當第一反相器和第二反相器不工作時保持第六節點N6處的電壓至少是VVdd。
也可使用其它控制信號驅動方案，比如圖9A至圖9C中描述的驅動方案。圖9A示出了在第四控制信號CS4和第五控制信號CS5使第一反相器和第二反相器在整個第一驅動時間段至第四驅動時間段內都工作的情況下的時序圖。同樣，圖9B示出在第四控制信號CS4和第五控制信號CS5使第一反相器和第二反相器在第一驅動時間段至第四驅動時間段的大部分時間內而不是全部時間內工作的情況下的時序圖。
圖9C示出了另一類型的驅動方案。在該方案中，第四控制信號CS4和第五控制信號CS5使第一反相器和第二反相器持續地工作。然而，選擇第四控制信號CS4和第五控制信號CS5處的電壓，以使有限量的電流流入反相器，而不是使第四控制信號CS4和第五控制信號CS5處的電壓基本上等于第三電源的電壓或第四電源的電壓中的一個。以這種方式，反相器始終操作運行，但卻是以有限的電流操作以節省功率。
如上所述，不管晶體管的閾值電壓如何，緩沖器和具有利用根據本發明的示例性實施例的緩沖器的數據驅動電路的有機發光顯示器能夠提供準確的模擬電壓。因為不管晶體管的閾值電壓如何該緩沖器都能夠提供準確的灰度電壓(gradation voltage)，所以該緩沖器可有利地驅動具有大面積和高分辨率的面板。此外，因為有選擇地提供使能電壓使得反相器僅當用于改變緩沖器輸出電壓時才工作，所以可降低功耗。
雖然以上的描述已經指出如應用到各種實施例的本發明的新穎的特征，但是技術人員應該理解，在不脫離本發明的范圍的情況下，可對所描述的裝置或過程的形式和細節上做各種組合、省略、替換和改變。因此，本發明的范圍由權利要求限定而不是由前面的描述限定。落入權利要求等同物的含義和范圍內的各種變化包含在權利要求的范圍內。
權利要求
1.一種緩沖器，包括第一電容器，包括第一電容器端和第二電容器端，所述第一電容器被構造成在所述第一電容器端接收模擬電壓，其中，所述模擬電壓是對所述緩沖器的輸入；第一反相器，具有第一輸入端和第一輸出端，所述第一輸入端連接到所述第一電容器的所述第二電容器端；第二電容器，具有第三電容器端和第四電容器端，所述第三電容器端連接到所述第一反相器的所述第一輸出端；第二反相器，具有第二輸入端和第二輸出端，所述第二輸入端連接到所述第二電容器的所述第四電容器端；第三電容器，具有第五電容器端和第六電容器端，所述第五電容器端連接到所述第二反相器的所述第二輸出端；第一晶體管，連接到所述第三電容器的所述第六電容器端，所述第一晶體管被構造成控制電流從第一電源到數據線的流動，使得緩沖電壓被提供到所述數據線，其中，所述第一晶體管被構造成響應所述第三電容器提供的電壓來控制所述電流；第二晶體管，連接到所述數據線和所述第一電容器的第一電容器端。
2.如權利要求1所述的緩沖器，其中，所述緩沖電壓的值基本上等于所述模擬電壓輸入的值。
3.如權利要求2所述的緩沖器，其中，所述第一晶體管被構造成在所述緩沖電壓的值基本上等于所述模擬電壓輸入的值時截止。
4.如權利要求1所述的緩沖器，其中，從所述第三電容器提供到所述第一晶體管的電壓的絕對值大于所述模擬電壓輸入的絕對值。
5.如權利要求1所述的緩沖器，還包括第三晶體管，連接到所述第一電容器的所述第一電容器端，所述第三晶體管被構造成在第一控制信號被提供到所述第三晶體管時將所述模擬電壓提供到所述第一電容器的所述第一電容器端；第四晶體管，連接到所述第一電源和所述第三電容器的所述第六電容器端，所述第四晶體管被構造成在所述第一控制信號被提供到所述第四晶體管時將基本上等于所述第一電源電壓的電壓提供到所述第三電容器；第五晶體管，連接到所述數據線并連接到第二電源，所述第五晶體管被構造成在第二控制信號被提供到所述第五晶體管時將所述第二電源的電壓提供到所述數據線。
6.如權利要求5所述的緩沖器，其中，所述第一電源的電壓大于所述第二電源的電壓。
7.如權利要求5所述的緩沖器，還包括第六晶體管，連接到所述第一反相器的所述第一輸出端和所述第一反相器的所述第一輸入端，所述第六晶體管被構造成在所述第一控制信號被提供到所述第六晶體管時導通；第七晶體管，連接到所述第二反相器的所述第二輸出端和所述第二反相器的所述第二輸入端，所述第七晶體管被構造成在所述第一控制信號被提供到所述第七晶體管時導通。
8.如權利要求7所述的緩沖器，其中，所述第二晶體管被構造成在第三控制信號被提供時導通。
9.如權利要求8所述的緩沖器，其中，所述緩沖器被構造成基本上同時接收所述第一控制信號和所述第二控制信號的起始，并在接收所述第二控制信號的末端前接收所述第一控制信號的末端。
10.如權利要求9所述的緩沖器，其中，所述緩沖器被構造成在所述第一控制信號的末端后和所述第二控制信號的末端前接收所述第三控制信號的起始，并在所述第二控制信號的末端后接收所述第三控制信號的末端。
11.如權利要求10所述的緩沖器，還包括第八晶體管，連接在所述第一反相器和所述第一電源之間；第九晶體管，連接在所述第二反相器和所述第二電源之間。
12.如權利要求11所述的緩沖器，其中，所述第八晶體管和所述第九晶體管具有不同的導電性。
13.如權利要求12所述的緩沖器，其中，所述第八晶體管被構造成在第四控制信號被提供到所述第八晶體管時導通，其中，所述第九晶體管被構造成在第五控制信號被提供到所述第九晶體管時導通。
14.如權利要求13所述的緩沖器，其中，所述緩沖器被構造成，在所述第二控制信號之前或與所述第二控制信號同步地接收所述第四控制信號和所述第五控制信號的起始，并在所述第三控制信號的起始之后接收第四控制信號和第五控制信號的末端。
15.如權利要求13所述的緩沖器，其中，所述緩沖器被構造成接收均包括以下電壓中的至少一個的第四控制信號和第五控制信號基本上等于所述第一電源電壓的電壓、基本上等于所述第二電源電壓的電壓、被構造成向所述第一反相器或所述第二反相器提供有限的不為零的電流的電壓。
16.如權利要求13所述的緩沖器，構造成持續地接收所述第四控制信號和所述第五控制信號，并且響應所述第四控制信號和所述第五控制信號來向所述第一反相器提供第一有限的不為零的電流并向所述第二反相器提供第二有限的不為零的電流。
17.一種數據驅動電路，包括數-模轉換器，構造成響應數據輸入的位值來產生模擬電壓；多個緩沖器，各緩沖器均被構造成向數據線提供所述模擬電壓，各緩沖器包括第一電容器，包括第一電容器端和第二電容器端，所述第一電容器被構造成在所述第一電容器端接收模擬電壓，其中，所述模擬電壓是對所述緩沖器的輸入；第一反相器，具有第一輸入端和第一輸出端，所述第一輸入端連接到所述第一電容器的所述第二電容器端；第二電容器，具有第三電容器端和第四電容器端，所述第三電容器端連接到所述第一反相器的所述第一輸出端；第二反相器，具有第二輸入端和第二輸出端，所述第二輸入端連接到所述第二電容器的所述第四電容器端；第三電容器，具有第五電容器端和第六電容器端，所述第五電容器端連接到所述第二反相器的所述第二輸出端；第一晶體管，連接到所述第三電容器的所述第六電容器端，所述第一晶體管被構造成控制電流從第一電源到數據線的流動，使得緩沖電壓被提供到所述數據線，其中，所述第一晶體管被構造成響應所述第三電容器提供的電壓來控制所述電流；第二晶體管，連接到所述數據線和所述第一電容器的第一電容器端。
18.如權利要求17所述的數據驅動電路，其中，所述緩沖電壓的值基本上等于所述模擬電壓輸入的值。
19.如權利要求18所述的數據驅動電路，其中，所述第一晶體管被構造成在所述緩沖電壓的值基本上等于所述模擬電壓輸入的值時截止。
20.如權利要求17所述的數據驅動電路，還包括第三晶體管，連接到所述第一電容器的所述第一電容器端，所述第三電容器被構造成在第一控制信號被提供到所述第三晶體管時將所述模擬電壓提供到所述第一電容器的所述第一電容器端；第四晶體管，連接到所述第一電源和所述第三電容器的所述第六電容器端，所述第四晶體管被構造成在所述第一控制信號被提供到所述第四晶體管時提供基本上等于所述第一電源電壓的電壓；第五晶體管，連接到所述數據線并連接到第二電源，所述第五晶體管被構造成在第二控制信號被提供到所述第五晶體管時將所述第二電源的電壓提供到所述數據線。
21.如權利要求20所述的數據驅動電路，其中，所述第一電源的電壓大于所述第二電源的電壓。
22.如權利要求20中所述的數據驅動電路，還包括第六晶體管，連接到所述第一反相器的所述第一輸出端和所述第一反相器的所述第一輸入端，所述第六晶體管被構造成在所述第一控制信號被提供到所述第六晶體管時導通；第七晶體管，連接到所述第二反相器的所述第二輸出端和所述第二反相器的所述第二輸入端，所述第七晶體管被構造成在所述第一控制信號被提供到所述第七晶體管時導通。
23.如權利要求22所述的數據驅動電路，還包括第八晶體管，連接在所述第一反相器和所述第一電源之間；第九晶體管，連接在所述第二反相器和所述第二電源之間。
24.如權利要求23所述的數據驅動電路，其中，所述第八晶體管和所述第九晶體管具有不同的導電性。
25.如權利要求23所述的數據驅動電路，其中，所述第八晶體管被構造成在第四控制信號被提供到所述第八晶體管時導通，其中，所述第九晶體管被構造成在第五控制信號被提供到所述第九晶體管時導通。
26.如權利要求17所述的數據驅動電路，還包括移位寄存器，構造成順序地產生取樣信號；鎖存器部分，構造成對應于取樣信號來存儲所述數據并將存儲的數據提供到數-模轉換器。
全文摘要
本發明提供了一種緩沖器和具有利用該緩沖器的數據驅動電路的有機發光顯示器。該緩沖器包括第一電容器，用于接收模擬電壓；第一反相器，具有連接到第一電容器的輸入端；第二反相器，具有通過第二電容器連接到第一反相器的輸出端的輸入端；第三電容器，連接到第二反相器的輸出端；第一晶體管，用于控制從第一電源流向數據線的電流，使得響應提供到第三晶體管的控制信號，緩沖輸出電壓被提供到數據線，其中，第三晶體管連接在數據線和第一電容器之間。
文檔編號H05B33/08GK1841932SQ20061005838
公開日2006年10月4日 申請日期2006年3月3日 優先權日2005年3月31日
發明者崔相武, 樸镕盛, 金陽完 申請人:三星Sdi株式會社