專利名稱：光傳送裝置及集成電路裝置的制作方法
技術領域：
本發明涉及光傳送裝置及集成電路裝置，更詳細地講，涉及具有包括多個光調制器的光調制部、或將從外部光傳送線路接收到的多值調制光信號轉換為電氣的多個高速串行數字信號串并輸出的光解調部的光傳送裝置以及在該光傳送裝置中采用的集成電路裝置。
背景技術：
近年來，因多路復用波長數的增加和光信號調制速度的高速化，用一根光纖可傳送的信息量(傳送容量)逐漸增大。但是，光纖的傳送容量在大致10Tbit/s(萬億比特/秒)下感覺達到了界限，這幾年持續停滯。其理由是在光傳送中可使用的波段受光纖放大器的波段(將C、L、S段合計約80nm＝10THz相當)的制約而達到界限，不再有多路復用波長數增加的余地。根據這種狀況，為了增大光傳送容量，需要通過信號調制方式的研究來提高頻段的利用效率，在有限的頻段中裝載更多的光信號。
19世紀60年代以后，在無線通信中，通過多值調制技術的應用，能夠進行頻率利用效率超過10的高效率的信號傳送。在無線通信中有效的多值調制，在以光纖為媒體的信號傳送中也被看作有前途的技術，所以一直有很多的研究。
例如，在非專利文獻1中，記載了進行4值相位調制的QPSK(Quadrature Phase Shift Keying)方式，在非專利文獻2中，記載了將4值振幅調制與4值相位調制組合的16值振幅·相位調制。此外，作為通過同時理想地調制光信號的相位與振幅而能夠進行比以往更長距離的光傳送的方式，提出了例如雙二進制調制及DPSK調制等。
圖23表示以往的2值強度調制光發送器140的基本結構例。
2值強度調制光發送器具有例如分別將3Gbit/s的電氣低速數字信號以XAUI形式傳送的16位并行的信號輸入端子101。從輸入端子101供給的電氣低速并行數字信號被輸入到并行彈性緩存(EB)電路102中，使相互的定時一致后，輸入到多路復用電路141中。多路復用電路141對3Gbit/s×16、共計48Gbit/s的數字數據進行時分多路復用，并將幀格式從XAUI變換處理為SONET。SONET信號作為40Gbit/s的高速串行數字信號從多路復用電路141輸出到傳送線路107。
上述高速串行數字信號被適當地放大后，被供給到與光纖傳送線路耦合的光強度調制器、例如鈮酸鋰型光強度調制器110。來自作為光纖的信號源的半導體激光器(LD)108的輸出光經由光纖連接線111-1而輸入到光強度調制器110。來自半導體激光器108的輸出光在通過光強度調制器110受到2值的開啟/關閉強度調制后，作為輸出光113經由光纖連接線111-2輸出到輸出光纖112。
圖24表示圖23所示的并行彈性緩存電路102的結構。
從與輸入端子101連接的16根信號線101供給的3Gbit/s的數字信號d0～d15，分別輸入到具有10位存儲容量的FIFO電路142-1～142-16中。電氣數字信號(d0～d15)從這些FIFO電路以相互定時調整后的狀態并行地輸出到輸出信號線。
圖25表示以往的2值強度調制光發送器150的基本結構例。
從輸入光纖152輸入的SONET形式的40Gbit/s輸入光信號151經由光纖連接線111輸入到光敏二極管153中。輸入光信號在被光敏二極管153轉換為電氣數字信號后，被輸入到時鐘提取·識別電路(CDR)154中，轉換為高速串行數字信號。CDR154的輸出信號經由傳送線路107輸入到分離電路(DEMUX)155中，轉換為3Gbit/s×16的XAUI形式的信號后，作為低速并行數字信號輸出到輸出端子156。
非專利文獻3提出了裝載有相當于圖23所示的101、102、104的要素的集成電路(IC)。非專利文獻3的IC的最終輸出為2.4Gbit/s的數字信號，在相當于端子101的4根信號線中，分別輸入622Mbit/s的數字信號。這些輸入信號在通過相當于彈性緩存電路102的彈性存儲電路調整定時后，由41的MUX電路轉換為2.4Gbit/s的高速串行數字信號，輸出到輸出端子。
非專利文獻3所記載的彈性存儲電路具有10位長的存儲容量，設定為在復位信號的剛上升后的定時使4根低速信號數據按相同的定時輸出。并且，具有如果此后的數據定時的偏差在±7.5nS(±4位)以內，則自動維持上述定時的低速信號的偏差吸收功能。此外，在非專利文獻4中，作為雙二進制形式的光調制用IC的試用例而記載了由低速電路構成的預編碼器(precoder)。
非專利文獻1R.A.Griffin，et.al.，“10Gb/s Optical DifferentialQuadrature Phase Shift Key(DQPSK)Transmission using GaAs/AlGaAsIntegration，”OFC 2002 Paper PD-FD6，2003.
非專利文獻2Kenro Sekine，Nobuhiko Kikuchi，Shinya Sasaki，Shigenori Hayase and Chie Hasegawa，“Proposal and Demonstration of10-Gsymbol/sec 16-ary(40Gbit/s)Optical Modulation/DemodulationScheme，”Paper We3.4.5，ECOC 2004.
非專利文獻3MAXIM公司MAX3831/MAX 3832+3.3V、2.5Gbps、SDH、SONET、4頻道相互連接多路復用/非多路復用IC、帶時鐘發生器19-1534；REV1；10/99非專利文獻4Mikio Yoneyama，Kazushige Yonenaga，YoshiakiKisaka，and Yutaka Miyamoto，“Differential Precoder IC Modules for 20-and40-Gbit/s Optical Duobinary Transmission Systems，”IEEETRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES，VOL.47，NO.12，December 1999.
為了在光纖可使用的多路復用波長數有限的狀態下增加光傳送容量，例如需要準備多組由圖23所示的并行彈性緩存(EB)電路102與多路復用電路141構成的電氣發送信號電路，通過將從這些多個發送信號電路141輸出的高速串行數字信號并行地供給到與光傳送線路(光纖)耦合的多個光調制器中，來實現用多個信息信號同時調制光信號的振幅及相位的多值光調制發送器，在光傳送線路上的有限的頻段中裝入更多的光信號。
例如，假設將發送數字信號進行串并行轉換，將第1位～第N位并行地輸入到第1EB電路中，將接下來的第N+1位～第2N位并行地輸入到第2EB電路中的情況。通過由第1、第2EB電路調整各位的輸出定時，能夠使與第1EB電路連接的第1多路復用電路供給第1光調制器的第1數字信號串(第1位～第N位)、和與第2EB電路連接的第2多路復用電路供給第2光調制器的第2數字信號串(第N+1位～第2N位)相互同步。這里重要的是，接收器側是否能夠從由第1、第2光調制器進行了多值調制的光信號，以與第1位～第N位連續的形式正確地再生第(N+1)位～第2N位。
例如，在上述第1、第2光調制器級聯排列在內部光傳送線路中的情況下，在由第2光調制器調制而直接到達輸出光纖中的第2數字信號串、和由第1光調制器調制后通過第2光調制器而到達輸出光纖中的第1數字信號串中，由于從多路復用電路到輸出光纖的路徑長不同，所以即使從第1、第2光調制器統一相位而輸出第1、第2數字信號串，在輸出光纖中出現的多值調制光中，在第1、第2數字信號串中也會產生相位差。因而，在這樣將經過了各光調制器的多串的發送數字信號在同一輸出光纖上多路復用的多值光調制方式的光傳送裝置中，需要使包括內部光傳送線路的各數字信號路徑中的信號傳播時間一致。
具體而言，在多值光調制發送器中，需要有調整每個信號路徑的延遲量的功能，以使通過較短的信號路徑的發送數字信號串比通過較長的信號路徑的發送數字信號串遲一點供給到光調制部，以使被光調制的多串的數字信號以同相位到達輸出光纖。同樣，在將從外部光傳送線路接收到的多值調制光信號轉換為電氣的多個高速串行數字信號串、并行地輸出到朝向解調器的多個信號線路中的多值光調制接收器中，也希望有調整每個信號線路的延遲量的功能。
但是，在上述非專利文獻1～4中，對于在由多個光調制器對一系列發送數據(數字信號)進行多值光調制時成為問題的信號路徑間的延遲量調整，并沒有指出實用的解決手段。此外，在應用了多值調制的無線通信領域中，也沒有發現對在上述光傳送裝置中成為問題的信號路徑間的延遲量調整有用的解決手段。
發明內容
本發明的目的是提供一種能夠有效地解決在由多個光調制器對一系列發送數據進行多值光調制時遇到的信號路徑間的延遲時間差的問題的光傳送裝置。
本發明的另一個目的是提供一種光傳送裝置，該光傳送裝置能夠以高速串行數字信號的位周期單位、或位周期的整數分之一個時間單位，對供給到多值光調制部中的高速串聯數字信號串的多個信號路徑間的延遲時間差進行調整的。
本發明的另一個目的是提供一種如下的光傳送裝置，具有光解調部，將從外部光傳送線路接收到的多值調制光信號轉換為多個電氣的高速串行數字信號串，并并行地輸出到多個信號線路；和至少1個與上述多個信號路徑連接的譯碼器。該光傳送裝置能夠以高速串行數字信號的位單位調整信號路徑的延遲時間差。
本發明的另一個目的是提供一種光傳送裝置用集成電路裝置，能夠根據預先指定的延遲控制量，來控制與編碼器或譯碼器連接的多個數字信號路徑中的信號延遲量的。
為了達到上述目的，本發明的光傳送裝置的特征是，在需要信號延遲的信號路徑中設置延遲控制緩存電路，該延遲控制緩存電路對以N位(N為多個)并行接收到的低速數字信號，以高速串行數字信號串的位周期單位或位周期的整數分之一的時間單位進行延遲控制。
本發明提供一種光傳送裝置，例如光傳送裝置，具備包括與內部光傳送線路耦合的多個光調制器的光調制部、和產生應向上述光調制部供給的多個高速串行數字信號串的電氣電路部，其特征在于，上述電氣電路部具有多個并行信號線路，分別以N位并行傳送低速數字信號，N為多個；多個多路復用電路，分別將從上述并行信號線路中的1個以N位并行接收到的低速數字信號轉換成應向上述光調制部供給的高速串行數字信號串并輸出；延遲控制緩存電路，插入到上述并行信號線路中的至少1個中；上述延遲控制緩存電路對以N位并行接收到的低速數字信號，按照高速串行數字信號串的位周期單位或位周期的整數分之一的周期單位進行延遲控制，并輸入到該并行信號線路中。此時，將由適于多值光調制的各種編碼器編碼了的發送數據作為N位并行的低速數字信號，供給到各并行信號線路中。
此外，本發明提供一種光傳送裝置，例如具有將從外部光傳送線路接收的多值調制光信號轉換為電氣的多個高速串行數字信號串并輸出的光解調部、和將從上述光解調部接收到的多個高速串行數字信號串轉換成多個低速數字信號串并輸出的電氣電路部，其特征在于，上述電氣電路部具有多個并行信號線路，分別以N位并行傳送數字信號，N為多個；多個分離電路，分別將高速串行數字信號串轉換成N位并行的低速數字信號，并輸出到上述并行信號線路；延遲控制緩存電路，在上述并行信號線路中的至少1個中，對以N位并行接收到的低速數字信號，按照高速串行數字信號串的位周期單位、或位周期的整數分之一的周期單位進行延遲控制并輸出；至少1個譯碼器，將從上述并行信號線路接收到的N位并行的多個低速數字信號轉換成編碼形式不同的低速并行數字信號串。
更詳細地講，上述延遲控制緩存電路將以N位并行接收的低速數字信號作為在邏輯上串行排列的數據而暫時存儲，將從根據預先指定的延遲控制量選擇的位位置開始的N位數據作為低速數字信號而輸出到上述并行信號線路中，由此能夠實現以高速串行數字信號串的位周期單位、或位周期的整數分之一的時間單位的延遲控制。
在本發明的1實施例中，上述延遲控制緩存電路具有存儲器，用來暫時存儲以N位并行接收的數字數據；寫入地址產生器，產生所接收的N位并行數據的寫入地址；寄存器，存儲預先指定的延遲控制量；讀取地址產生器，根據從上述寫入地址產生器輸出的寫入地址和存儲在上述寄存器中的延遲控制量，生成應對上述并行信號線路輸出的N位數據的讀取地址。
本發明的光傳送裝置的1個特征是，具有延遲控制部，該延遲控制部在上述并行信號線路中的至少1個中，對N位并行的低速數字信號的延遲量以高速串行數字信號串的位周期單位或位周期的整數分之一的時間單位進行控制，并通過從上述多路復用電路輸出的高速串行數字信號串的各位的輸出定時控制，來對高速串行數字信號串的1位周期以內的延遲量進行微調。此時，以位周期單位的延遲量控制可以由上述延遲控制緩存電路實現。
此外，可以通過例如設置根據預先指定的控制量對供給到特定的多路復用電路中的時鐘信號的相位進行調整的延遲量微調部，根據所供給的時鐘信號，在預定的定時，向各多路復用電路輸出高速串行數字信號串的各位，來實現1位周期以內的延遲量控制。延遲控制緩存電路通過加快其動作速度，能夠使延遲精度精確到位周期的整數分之一，所以即使沒有延遲量微調部也能夠進行高速串行數字信號串的1位周期以內的延遲調整。
本發明的光傳送裝置的另一個特征是，上述延遲控制緩存電路設在多個并行信號線路中；上述電氣電路部具有對應于上述并行信號線路而存儲延遲控制量的存儲器、和將存儲在上述存儲器中的延遲控制量設定到各延遲控制緩存電路中的控制部。在具有延遲控制緩存電路和延遲量微調部的光傳送裝置的情況下，在上述存儲器中對應于各并行信號線路而存儲有延遲控制量和時鐘相位控制量，只要將存儲在該存儲器中的延遲控制量和時鐘相位控制量設定到各延遲控制緩存電路和延遲量微調部中就可以。
發明效果根據本發明，通過采用延遲控制緩存電路，能夠以高速串行數字信號串的位長單位對光發送用編碼器和輸出光纖之間存在的信號線路的信號延遲量進行電控制，所以即使在將一系列的發送數據分解為信號路徑不同的多串數字信號串而進行多值光調制的情況下，也能夠使信號路徑終端中的各數字信號串的相位一致。此外，在使延遲控制緩存電路的動作速度高速化的情況下，或在信號路徑中具有延遲量微調部的情況下，能夠正確地調整高速串行數字信號串的1位長以內的延遲量。
根據本發明，通過采用延遲控制緩存電路，對輸入光纖與光接收器用譯碼器之間存在的信號路徑的信號延遲量也能夠進行電控制，所以能夠容易根據多值光調制后的多列數字信號來再現一系列的發送數據。
圖1表示應用了本發明的光發送器的1實施例的結構。
圖2是用來說明在圖1的光發送器中適用的多值調制編碼的圖。
圖3是用來說明圖1中的4值相位調制并行編碼器103的結構和功能的圖。
圖4是表示延遲控制緩存電路105的實施例的結構圖。
圖5是圖1的第1、第2信號路徑中的信號定時圖。
圖6是表示應用本發明的光接收器的1實施例。
圖7是圖6的光接收器中的差分光相位檢波器206的結構圖。
圖8是用來說明圖6的光接收器的4值強度調制信號的識別動作與ASK譯碼器211的動作的圖。
圖9是用來說明在圖6的光接收器中采用的延遲控制緩存電路的功能的信號定時圖。
圖10是延遲量測量程序500的流程圖。
圖11是表示應用了本發明的光傳送裝置的光網絡的1例的圖。
圖12是延遲控制量設定程序300的流程圖。
圖13是由應用了本發明的波分多路復用傳送裝置構成的光網絡的1例的圖。
圖14是表示應用了本發明的光發送器的另一個實施例的結構圖。
圖15是在圖14的實施例中適用的延遲控制量設定程序310的流程圖。
圖16是用來說明在圖14的實施例中適用的延遲量微調的信號定時圖。
圖17是表示應用了本發明的光發送器的又一個實施例的結構圖。
圖18是表示應用了本發明的光發送器的又一個實施例的結構圖。
圖19是表示應用了本發明的光接收器的另一個實施例的結構圖。
圖20是表示應用了本發明的光接收器的又一個實施例的結構圖。
圖21是表示本發明的光發送器用半導體集成電路的1實施例的圖。
圖22是表示本發明的光接收器用半導體集成電路的1實施例的圖。
圖23是表示以往的光發送器的1例的結構圖。
圖24是圖23中的并行彈性緩存電路102的結構圖。
圖25是表示以往的光接收器的1例的結構圖。
具體實施例方式
下面參照
本發明的實施例。
圖1表示本發明的第1實施例的光傳送裝置中采用的光發送器的結構。
這里所示的光發送器100具有編碼方式不同的2個編碼器103、104。編碼器103是4值相位調制用并行編碼器(PSK編碼器)，編碼器104是4值強度調制用并行編碼器(ASK編碼器)。
光調制部由2個光相位調制部109-1、109-2和1個光強度調制器110構成。從半導體激光器108產生的光信號受到由對應于PSK編碼器103的2個光相位調制部109-1、109-2進行的4值相位調制、和由對應于ASK編碼器104的光強度調制部110進行的4值強度調制，作為16值的光相位·強度調制信號113發送給輸出光纖112。
本實施例的特征是，通過在從PSK編碼器103及ASK編碼器104朝向輸出光纖112的多個信號路徑(虛線114-1～114-3)的中途，配置用來進行延遲時間調整的延遲控制緩存電路105-2～105-4，使得在通過最后的光調制器(在圖示的例中為光強度調制器110)時，使路徑不同的多個發送信號同步。如參照圖4、圖5在后面說明那樣，通過延遲控制緩存電路105-2～105-4，對各路徑的輸出信號以高速光信號的位級(bt order)、例如在10Gbit/s的情況下以100皮秒以下的精度進行定時調整。
光發送器100在編碼器103、104的前段具有4個并行緩存(彈性緩存)電路102-1～102-4，4系列的低速并行數字數據信號經由各個并行輸入端子101-1～101-4，并行地輸入到這些緩存電路中。各并行緩存電路102-1～102-4與利用圖23、圖24說明的以往的具有光發送器的并行彈性緩存電路102同樣，使并行輸入的數字數據信號的輸出定時相互一致。
從并行緩存電路102-1～102-2輸出到并行信號線路115-1、115-2中的數字信號被輸入到4值相位調制用并行編碼器103中，從并行緩存電路102-3～102-4輸出到并行信號線路115-3、115-4中的數字信號被輸入到4值強度調制用并行編碼器104中。
這里，參照圖2說明4值相位調制用的編碼。
在圖1所示的實施例中，將由光相位調制器109-1進行的相位角π的2值相位調制與由光相位調制器109-2進行的相位角π/2的2值相位調制疊加，并作為這2個相位調制的相加結果，在光傳送線路上進行了相位角0、π/2、π、3π/2的4值的光相位調制。
設受到相位角π/2的相位調制的數據為b1、受到相位角π的相位調制的數據為b2、設光信號的初始相位角為π/4，則4個相位狀態例如如圖2(A)所示，作為相位角φ＝π/4、3π/4、5π/4、7π/4的4個不同的點而描繪出相位空間。這些點按照相位角的級，與(b1，b2)＝(0，0)、(0，1)、(1，0)、(1，1)的數字數據對應。
一般在接收4值相位調制信號時，使用使接收光信號與1位延遲光信號干涉而檢測的差分接收方式、或將接收光信號分解為同相成分和正交成分而進行檢測的分集接收。此時，預先在發送側進行發送數據的編碼，以使不會在接收器的內部發送數據模式(pattern)的改變或誤傳播。
如果舉例說明最簡單的分集接收，則在圖1(A)的相位角配置中，數據b2的值可以根據正交成分的正、負的判斷，來無問題地進行解調。另一方面，由于數據b1的值僅用同相成分不能判斷，所以需要分為數據b2為“1”的情況和為“0”的情況的2種情況來進行判斷。但是，如果因噪聲而在數據b2的值中發生錯誤，則數據b1的值也被錯誤地判斷。將這種情況稱為誤傳播。
為了防止誤傳播，通過預先在接收側對發送數據實施稱作葛萊編碼的邏輯運算，使相位調制結果轉換成圖2(B)所示的狀態配置。根據圖2(B)的狀態配置，數據b2的值可以通過正交成分的正、負來判斷，數據b1的值也并不依賴于數據b2的值，可以通過同相成分的正、負來判斷，所以能夠防止誤傳播。
圖3(A)表示2位串行數字信號中適用的葛萊編碼器的結構圖，圖3(B)表示顯示上述葛萊編碼器的功能的真值表。
輸入到葛萊編碼器中的2位串行數據“i0”和“i1”相當于圖2(A)中說明的數據b1、b2。在葛萊編碼器中，由圖3(B)的真值表可知，上位輸入位“i1”的值原樣作為上位輸出位“o1(b2)”輸出。而下位輸入位“i0”根據上位輸入位“i”的值而變化。在“i1”＝0時，下位輸入位“i0”的值原樣成為下位輸出位“o0”，在“i1”＝1時，將下位輸入位“i0”的相反值作為“o0”輸出。
圖3(C)表示圖1的光發送器中適用的4值相位調制用并行編碼器(PSK編碼器)103的結構。在這里所示的PSK編碼器103中，使用4個(126-0～126-3)圖3(A)所示結構的葛萊編碼器，從并行信號線路115-1和115-2分別輸入4位(d0～d3)并行的發送數據。
發送數據的第j位dj(j＝0～3)與第j葛萊編碼器126-j對應。各葛萊編碼器對從并行信號線路115-1、115-2的相互對應的一對信號線接收的輸入位i0、i1進行編碼運算。各葛萊編碼器的輸出位o0、o1在原來的4位并行數據的位位置上被展開，作為被編碼的低速并行數字信號輸出到輸出信號線路116-1、116-2。通過增加葛萊編碼器126的個數，能夠使并行信號線路115-1、115-2的輸入位數成為4位以上。
在圖1的光發送器中，通過用多路復用電路(MUX)106-1、106-2將輸出到輸出信號線路116-1、116-2的并行數據轉換為串行數據，能夠將具有葛萊編碼后的位排列的高速串行數字信號串輸出到信號線107-1、107-2。
4值強度調制用并行編碼器(ASK編碼器)104也與上述PSK編碼器103同樣，是用來使接收器側的4值強度調制信號的接收變得容易、并且防止接收時的誤傳播的編碼電路，對由并行信號線路115-3和115-4以4位并行的低速數據進行編碼。從ASK編碼器104輸出到輸出信號線路116-3、116-4的并行數據被多路復用電路(MUX)106-3、106-4轉換為高速串行數字信號串。
在本實施例中，從多路復用電路106-1輸出到信號線107-1中的數字信號被供給到光相位調制器109-1，對從半導體激光器108輸出的激光實施相位角π的相位調制。從多路復用電路106-2輸出到信號線107-2中的數字信號被供給到光相位調制器109-2，對通過光纖連接線111-1的相位角π的相位調制光信號進一步實施相位角π/2的相位調制，生成4值光相位調制信號。
從多路復用電路106-3輸出的數字信號經由信號線107-3輸入到加法運算電路121中。另一方面，從多路復用電路106-4輸出的數字信號再被2倍化電路120將振幅增大2倍后，經由信號線107-4輸入到加法運算電路121中。在加法運算電路121中，通過將這2個數字信號相加而生成4值振幅調制信號，該調制信號經由信號線122供給到光強度調制器110中。光強度調制器110對通過了光纖連接線111-2的上述4值光相位調制信號再實施4值光強度調制。由此，將相位4值、強度4值的共計16值調制的輸出光113輸入到輸出光纖112。
在圖1的光發送器100中，供給到并行輸入端子101-1～101-4的4組并行輸入數據如虛線114-1～114-3所示，通過相互不同的信號路徑到達輸出光纖112。本發明的目的是使從并行輸入端子101-1～101-4輸入的數據不混亂其輸入順序地呈現在輸出光纖112中。
為了達到該目的，在本實施例中的特征是，在PSK編碼器103與MUX106-2之間、ASK編碼器104與MUX106-3、106-4之間，分別設置了延遲控制緩存電路105-2～105-4，能夠以數字方式調整這些信號路徑中的延遲量。
如虛線框105-1所示，也可以在PSK編碼器103與MUX106-1之間設置延遲控制緩存電路，但這里是以信號延遲最大的信號路徑114-1為基準省略了延遲控制緩存電路105-1的方式，使其他信號路徑的信號延遲與信號路徑114-1相匹配。在將延遲控制緩存電路105-1插入到信號路徑114-1中的情況下，延遲控制量也可以設定為零或最小值。
圖4表示延遲控制緩存電路105的1個實施例。
延遲控制緩存電路105由1024位的存儲器131、地址計數器134、延遲量設定寄存器(D)136、減算器137構成，所述存儲器131根據輸入到寫入時鐘輸入端子132中的寫入時鐘(WR CLK)、和輸入到讀取時鐘輸入端子113中的讀取時鐘(RD CLK)，能夠非同步地輸入輸出(R/W)數據。在存儲器131內，將從信號線路116輸入的低速并行位信號作為將高速串行位信號并行化的信號進行處理，存儲器131內的保存數據如后述那樣以位單位來控制延遲，并行地輸出到輸出信號線路130。
在這里所示的例子中，信號線路116的位寬度為16位(d0～d15)。從信號線路116輸入的低速并行的發送數字數據，按寫入時鐘(WR CLK)的遷移定時，并行地寫入到地址計數器134所示的寫入位地址(WR BITADDR)中。地址計數器134每次寫入數據時，將寫入位地址的值自動地增加寫入位數(本例中為16位)的部分。由此，發送信號以1024位長的串行FIFO形式，緩存在存儲器131中。但是，如果寫入位地址的值達到存儲器地址的最大值，則通過地址計數器134使地址值返回到存儲器131的初始地址，而形成循環使用存儲器地址的串行FIFO。
在延遲量設定寄存器136中，存儲著從控制線125作為延遲控制量賦予的延遲位數(D)。減算器137從由地址計數器134輸出的寫入位地址減去延遲位數D，作為讀取位地址(RD BIT ADDR)輸出。
按照讀取時鐘(RD CLK)狀態遷移的定時，由讀取位地址確定的16位的數據從存儲器131并行地讀取到信號線路130(d0～d15)中。如果延遲位數D的值為零，則在寫入周期中寫入到串行FIFO中的16位的數據塊在下一個讀取周期中被原樣讀取到信號線路130中。
如果延遲位數D的值不為零，則從比寫入位地址靠前D位的地址開始的16位的數據塊被讀取到信號線路130中，通過與該信號線路130連接的多路復用電路(MUX)106轉換為串行數字信號串。結果，從多路復用電路(MUX)106輸出的高速串行數據與沒有延遲控制緩存電路105的情況相比較，被賦予了D位的時間延遲。
在存儲器131的容量(串行FIFO的位長)為1024位，高速串行數字信號的速度為例如10Gbit/s的情況下，能夠調整相當于光纖長中0～24m范圍內的延遲時間。存儲器131的容量只要根據各信號線路中所需的延遲時間的值來決定就可以。
在圖1的光發送器100中，從外部的控制終端，經由信號線124(例如I2C總線)，對光發送器100的內裝處理器(CPU)123指定各延遲控制緩存電路的控制量，處理器123能夠經由控制線125(125-2～125-4)對各延遲控制緩存電路設定延遲控制量(延遲位數D)。各路徑的信號延遲量由于在發送器的工作中幾乎沒有變動，所以一旦決定了應對各延遲控制緩存電路設定的延遲控制量的值，此后就不需要改變延遲量。另外，對各延遲控制緩存電路設定的延遲位數D由于也依賴于光發送器內的光纖區間的長度，所以只要根據由實際組裝的光傳送裝置測量的各信號路徑的延遲量來決定就可以。
另外，用來將處理器123與外部的控制裝置連接的信號線124并不限于I2C總線，也可以使用例如PCI總線、以太網線、廠商自己的數據線等其他種類的信號線。此外，也可以做成不經由處理器123、而從外部控制裝置直接地對各延遲控制緩存電路105所具有的內部寄存器(不揮發性存儲器)136設定延遲控制量的結構。
接著，參照圖1和圖5，說明發送器100的內部中的信號的傳播延遲。在圖1中，作為數字信號的路徑，有(1)通過4值相位調制用并行編碼器103、多路復用電路106-1、光相位調制器109-1的第1路徑114-1；(2)通過4值相位調制用并行編碼器103、多路復用電路106-2、光相位調制器109-2的第2路徑114-2；(3)通過4值強度調制用并行編碼器104、多路復用電路106-3、加法運算電路121、光相位調制器110-1的第3路徑(線路117-1+114-3)(4)通過4值強度調制用并行編碼器104、多路復用電路106-4、加法運算電路121、2倍化電路120、光相位調制器110-1的第4路徑(線路117-2+114-3)。
通過使信號的傳播時間軸上的這些信號路徑長互相相等，對于分割成多個數字信號串而供給到光調制部中的發送數據，能夠保證在多值光調制信號內的順序性。
圖5表示第1、第2信號線路的信號定時圖。
圖5(A)表示從編碼器103輸出到信號線路106-1中的低速并行數字信號(d0、d1、……)的輸出定時，圖5(B)表示從編碼器103輸出到信號線路106-2中的低速并行數字信號(d0、d1、……)的輸出定時。這里，設并行信號的數量為d0～d3的4根。下面，著眼于從編碼器103按相同的定時輸出到信號線d0中的由斜線部表示的2個位數據(圖3(C)所示的第1PSK編碼器126-0的輸出o0、o1)，說明本發明的延遲控制動作。
這里，假設因光纖連接線111-1等的存在，信號路徑114-1的信號傳播時間比路徑114-2長高速串行信號9位(在10Gbit/s下為18cm)。此外，這里說明按位單位的延遲控制，對于1位長以內的延遲微調，在后面參照圖16進行說明。
為了補償上述信號傳輸時間差，在插入到第2信號路徑中的延遲控制緩存電路115-2的延遲量設定寄存器136中，設定“9”位作為延遲位數D。延遲控制緩存電路115-2將輸入的低速并行信號延遲高速串行信號9位的量并輸出。其結果，在延遲控制緩存電路115-2的輸出中，如圖5(C)所示，從信號線d0輸入的斜線部的位數據“1”按延遲了低速并行數字信號的2個位段(bit slot)的量(高速串行信號中8位的量)的定時，輸出到偏移了1位的信號線d1中。
圖5(D)、(E)分別表示多路復用電路106-1、106-2的輸出信號。這里，將在2個多路復用電路106-1、106-2的內部發生的延遲作為兩路徑共用的部分而忽略。此時，如圖5(D)所示，信號線路116-1的第1、第2位段的信號串被多路復用電路106-1轉換為具有4倍速率的高速串行數字信號，不延遲地供給到光相位調制器109-1中。另一方面，信號線路116-2的第1、第2位段的信號串被延遲控制緩存電路105-2進行延遲控制的結果，在多路復用電路106-2的輸出中，如圖5(E)所示，斜線部的位數據“1”比多路復用電路106-1的輸出中的對應的位數據遲9位。這里，忽略多路復用電路106-1、106-2的內部延遲而進行了說明，但在決定實際的延遲位數D時，最好也考慮路徑間的各電路要素所具有的內部延遲的差。
從多路復用電路106-1輸出的高速串行數字信號通過傳送線路107-1被供給到光相位調制器109-1，被轉換成光信號后，經由光緩存延遲線111到達光相位調制器109-2。將從PSK編碼器103輸出的路徑114-1的信號到達光相位調制器109-2為止的總延遲時間為T1，將路徑114-1的發送信號到達光相位調制器109-2的定時示于圖5(F)。另一方面，設從多路復用電路106-1輸出的路徑114-2的信號由信號線路107-1接收的延遲時間為T2，將到達光相位調制器109-2的定時示于圖5(G)。延遲位數D(＝9位)如果相當于延遲時間T2與T1的差，則由圖5(E)、圖5(F)可知，斜線部的位信息按同一定時從光相位調制器109-2輸出。
對于從ASK編碼器104輸出的信號的路徑，也可以以上述第1信號路徑114-1為基準，與上述第2信號路徑114-2同樣地調整信號延遲量。因而，在圖1所示的光發送器100中，在對串行發送數字信號轉換進行串并行轉換、并作為N位并行信號供給到輸入端子101-1～104-4中的情況下，也能夠在光調制部的最后的調制器110的位置上使這些位組的輸出定時統一。
在本發明的光傳送裝置中，作為編碼器，除了上述PSK編碼、ASK編碼以外，也可以使用FEC編碼或幀生成等其他編碼方式。此外，在圖1中，作為多值編碼的一部分的強度調制信號在高速串行信號狀態下進行運算(加法運算)，但由后續的其他實施例可知，也可以在低速并行信號狀態下進行所有的編碼處理。此外，在本實施例中，如4值相位調制用并行編碼器103和4值強度調制用并行編碼器104那樣，對具有不同種類的多個編碼器的光發送器進行了說明，但本發明的延遲量控制對于僅具有圖1中的PSK編碼器103和ASK編碼器104中的任一種的光發送器也是有效的。
接著，對適于接收從上述光發送器100發送的多值光調制信號(4值相位調制+4值強度調制)的光接收器200的1實施例進行說明。
圖6表示光接收器200的主要部分的結構。
來自光纖202的輸入光201被光耦合器203分解為第1、第2、第3的分支光。第1、第2分支光信號分別經由光纖連接線111-1、111-2，供給到差分相位檢波器206-1和206-2中。差分相位檢波器206-1和206-2各自的檢測相位被設定為-π/4和+π/4，從接收光中提取相互正交的相位成分。差分相位檢波器206-1和206-2將所提取的特定相位成分的光信號轉換為電氣的高速串行數字信號，輸出到分離電路155-4、155-5。
圖7表示差分相位檢波器206-2的結構。
來自輸入光纖202的輸入光201被輸入到1位延遲干涉計213中，在干涉計內部，被光耦合器193-1分支為第1、第2光路。在第1光路中插入了將光信號延遲1位的光回路214、π/4的光移相器195。第1、第2光路-旦由光耦合器193-2耦合后，再次分支成2個光路，連接到平衡光接收器215上。因而，通過第1光路的1位+π/4的延遲光信號與通過第2光路的光信號在通過上述光耦合器193-2時相互受到干涉后，被輸入到平衡光接收器215中。
這2個輸入光信號被平衡光接收器215進行差分檢測，被與平衡光接收器215連接的時鐘提取·識別電路(CDR)154轉換為高速串行數字信號。光移相器195的移相量可以變更為任意值，通過使移相量為-π/4 ，能夠構成差分相位檢波器206-1。
回到圖6，從差分相位檢波器206-1、206-2輸出的第1、第2高速串行數字信號分別輸入到分離電路155-4、155-5中，轉換為低速并行信號后，經由延遲控制緩存電路105-4、105-5，供給到并行譯碼器(PSK譯碼器)212中。
另一方面，被耦合器203分支的第3分支光在被光纖放大器204放大后，輸入到光敏二極管205中，轉換成對應于強度成分的電氣信號。光敏二極管205的輸出被分支成3個信號線路，被第1、第2、第3時鐘提取·識別電路(CDR)154-1～154-3轉換成高速串行數字信號。從CDR154-1～154-3輸出的高速串行數字信號分別由分離電路155-1～155-3轉換成低速并行信號后，經由延遲控制緩存電路105-1～105-3，輸入到并行譯碼器(ASK譯碼器)211中。
延遲控制緩存電路105(105-1～105-5)與上述光發送器100中的延遲控制緩存電路105(105-2～105-4)同樣，用來消除從光信號的輸入端202到譯碼器211或212的多個信號路徑的信號延遲差。在各延遲控制緩存電路105中，通過內裝于光接收器200中的處理器223來設定各個延遲控制量(延遲位數D)。
根據本實施例的光接收器200，由于在這些延遲控制緩存電路105中能夠對每個路徑調整信號延遲量，所以在光接收器內部，即使在通過光纖線路111(111-1～111-2)和光相位檢測器206(206-1～206-2)的第1、第2光路與通過光纖放大器204的第3光路之間有信號傳播的時間差的情況下，還有在位于這些光路的后段位置的電氣信號路徑中有信號延遲時間差的情況下，也能夠將作為輸入光201而接收到的多值接收信號按同一定時輸出到輸出端156-1～156-4。
接著，參照圖8和圖9，說明基于第3分支光的4值強度調制信號的識別動作和ASK譯碼器211的動作。另外，PSK譯碼器212的動作是公知的，這里省略詳細的說明。
圖8(A)表示包含在第3分支光中的4值強度調制信號的接收波形。4值強度調制光信號在L0、L1、L2、L3的4個信號強度水平下傳送2位信息。在輸入了第3分支光的O/E轉換結果的時鐘提取·識別電路154-1～154-3中，分別設定了對應于上述4值強度調制信號的3個開口部的水平值th1、th2、th3，作為其識別水平。各時鐘提取·識別電路154-j(j＝1～3)以預先設定的水平值thj識別輸入信號的“0”、“1”，將識別結果作為高速串行數字信號輸出。各時鐘提取·識別電路154-j也可以共用單獨準備的時鐘提取電路所提取的基準時鐘信號，將輸入信號進行2值化。
圖8(B)是表示4值強度調制信號譯碼器(ASK譯碼器)211的功能的真值表。這里，輸入i0、i1、i2表示來自時鐘提取·識別電路154-1～154-3的輸入信號的值。
ASK譯碼器211通過時鐘提取·識別電路154-1～154-3的識別結果的組合，來判斷4值強度調制信號是L0～L3的哪個水平。將判斷結果作為2位的信息“o0”、“o1”輸出到輸出信號線156-1、156-2。由該例可知，在光接收器中采用的譯碼器的輸入輸出的信號根數也可以不同。
圖9表示用來說明光接收器200中所適用的延遲控制緩存電路105-4、105-5的功能的定時圖。
圖9(A)表示從差分光相位檢波器206-1、206-2輸出的高速串行數字信號串，圖9(B)表示從時鐘提取·識別電路154-1～154-3輸出的高速串行數字信號串。
這里，假設以差分光相位檢波器206-1的輸出信號為基準，差分光相位檢波器206-2的輸出信號延遲1.3位(如果高速串行數字信號的位速率為10Gbit/s，則為130ps)。此外，為了使說明簡單化，假定來自時鐘提取·識別電路154-1～154-3的輸出信號相互同步，相對于差分光相位檢波器206-1的輸出信號延遲4.2位(420ps)。此時，從光耦合器203同時輸出的相位調制成分與強度調制成分如圖9(A)、圖9(B)中斜線位所示，在向分離電路(DEMU)155-1～155-5的輸入定時中發生了偏差。
下面，為了簡單說明，設分離電路155-1～155-5將輸入數據與所輸入的高速串行數字信號同步地時分割分離并輸出到4根信號線(d0、d1、d2、d3)中。例如，輸入了來自差分光相位檢波器206-1的高速串行信號串的分離電路155-4如圖9(C)所示，將高速串行信號串的頭位、第5位、第9位、……的值輸出到信號線d0中，將高速串行信號串的第2位、第6位、第10位、……的值輸出到信號線d1中。即，將高速串行信號串中包含的每4位的位數據輪流輸出到分離電路155-4的各輸出信號線中。
圖9(D)表示分離電路155-5的輸出信號串。由于輸入到分離電路155-5中的高速串行信號串比分離電路155-4的輸入信號延遲1.3位，所以低速的串行信號以小數部分的0.3位的延遲輸出到信號線d0～d1中，高速串行信號的斜線位的值以相當于延遲的整數部分的1位延遲顯現在信號線d1中。
圖9(E)表示分離電路155-1的輸出信號串。由于輸入到分離電路155-1中的高速串行信號串比分離電路155-4的輸入信號延遲4.2位，所以低速的串行信號以小數部分的0.2位的延遲輸出到信號線d0～d1中，此外，高速串行信號的斜線位的值以相當于延遲的整數部分的4位延遲顯現在下個時間段(低速信號的1位＝100ps×4＝400ps)的輸出信號線d1中。雖然在圖中省略了，但分離電路155-2和155-3的輸出信號串的定時也與圖9(E)相同。
下面，為了簡單化，說明對延遲控制緩存電路105-1～105-3設定的延遲控制量(延遲位數D)為零、對延遲控制緩存電路105-4設定高速串行信號4位的延遲控制量(D＝4)、對延遲控制緩存電路105-5設定3位延遲控制量(D＝3)的情況。
在這種情況下，在從延遲控制緩存電路105-4并行輸出的低速信號串中，如圖9(F)所示，圖9(C)的斜線位延遲了高速串行信號中4位的量、即低速信號中1時間段的量，而顯現在信號線d0中。此外，在從延遲控制緩存電路105-5并行輸出的低速信號串中，由于從圖9(D)的狀態延遲為高速串行信號中延遲3位的量，所以斜線位的輸出目的地改變為信號線d1→d2→d3→d0，結果如圖9(G)所示，斜線位延遲了低速信號的1時間段的量，而顯現在信號線d0中。
結果，通過了光耦合器203的多值光調制后的多個位的信息，以統一了作為并行數據的相對位置關系和時間段的狀態供給到譯碼器211、212中。因而，在各譯碼器中，通過在各時間段的大致中央的取樣定時t鎖定輸入數據，能夠將接收多值信號正確地進行解調。
如上所述，如果通過各譯碼器的鎖定電路補償高速數字信號串的1位以下的延遲，則延遲控制緩存電路105的延遲控制精度用高速數字信號的位單位就足夠。此外，如本實施例的延遲控制緩存電路105-1～3那樣，對于預先知道延遲量大致相同的多個路徑，可以使設定延遲控制量相同，在這種情況下，在向延遲控制緩存器讀寫數據時使用的位地址寄存器可以被多個延遲控制緩存器共用。另外，位長以下的定時精度或延遲量的調整范圍可以根據由收發器的各部分使用的時鐘速度而改變。
在本發明的光傳送裝置中，通過采用延遲控制緩存電路105，在不僅包括電氣的布線區間、也包括裝置內部的光纖區間的信號路徑中，能夠對遠超過位級的相當于最大幾百～幾萬位的非常大的信號延遲進行補償。因此，在決定光發送器及光接收器的各信號路徑中的最佳延遲控制量時，最好在組合了以發送器為基準的接收器的狀態下，對要在各延遲控制緩存電路中應設定的延遲控制量進行測量。
圖10表示為了決定延遲控制量而執行的延遲量測量程序500的流程圖的1例。
例如，在光發送器100的組裝結束后，將其輸出光纖112作為輸入光纖202而與作為基準的光接收器220耦合，來執行延遲量測量程序500。
在圖1的光發送器100的情況下，首先，將所有的延遲控制緩存電路(延遲改變電路)105-1～105-4的延遲控制量D例如在可變范圍內設定為中值(步驟501)，接著，選擇延遲控制緩存電路105-1來作為成為測量對象的延遲控制緩存電路(502)。作為測量對象的延遲控制緩存電路105-1在將延遲控制量設定為最小值的狀態下，將作為測試模式的數字信號供給到低速并行數字數據信號的輸入端子101-1～101-4中(503)。
測試模式只要是延遲控制緩存電路105-1的延遲控制量為適當值，在測量對象信號路徑的信號延遲與其他延遲控制緩存電路(例如，相鄰的延遲控制緩存電路105-2)所處的信號路徑的信號延遲一致的時刻，可在基準光接收器側作為特異模式檢測到就可以。例如將連續為0的較長的模式與1位寬標志的組合模式作為測試模式反復輸入到輸入端子101-1～101-4中。
一邊觀測從基準光接收器輸出的低速數據信號的數據模式一邊輸出特異模式(505)后，以測試模式的重復周期將測量對象延遲控制緩存電路105-1的延遲控制量各增加1位(504)。在基準光接收器側檢測到特異模式的時刻，停止增加測量對象延遲控制緩存電路的延遲控制量，將下一個延遲控制緩存電路105-2選擇為測量對象(502)，并重復同樣的動作。在對所有的延遲控制緩存電路決定了最佳的延遲控制量的時刻，存儲每個延遲控制緩存電路的設定延遲值(506)，并結束測量程序500的執行。
這里所示的測量步驟，通過將測量對象與基準裝置替換，可以適用于應設定到光接收器的各延遲控制緩存電路的最佳延遲量的測量中。這樣得到的各延遲控制緩存電路的最佳延遲控制量為各個收發器的啟動(立ち上げる)時所需的控制參數，所以保存在收發器內部的不揮發性存儲器中。所測量的延遲控制量的值也可以對應于光傳送裝置(光發送器與光接收器)的型式名而登錄到數據庫中，根據需要而可以經由網絡得到。另外，延遲控制量并不一定需要在所有的延遲控制緩存電路中測量，例如對于具有容限的部分或已知為與測量后的其他緩存器相同值的緩存電路可以省略測量。
最適合延遲量的值也可以利用例如根據各別部件的延遲量設計值或延遲量測量值來計算各信號路徑的延遲量、根據由示波器等觀測的輸出信號波形測量各信號路徑的延遲量等其他方法，來代替使用上述測量程序。此外，執行上述測量程序所需的特定的模式發生器、特異模式的檢測器能夠內裝于作為測量對象的光收發器、作為基準裝置的光收發器中。
由以上的第1實施例可知，根據本發明，通過將延遲控制緩存電路105插入到光發送器及光接收器的低速數字信號區間中，能夠以高速數字信號的位級、或者1位長以下的高精度調整包括內部光纖區間的多個信號路徑的信號傳輸時間，所以能夠實現使用了多個光調制器的高精度的多值光調制用光傳送裝置。此外，根據本發明，由于能夠用電氣電路來控制延遲量的調整，所以在每個信號路徑的電路設計中具有自由度，通過裝載可編程編碼器及譯碼器，能夠提供可適當改變功能的通用的光傳送裝置。
(實施例2)圖11表示應用了本發明的光傳送裝置160的光網絡的1例。
光傳送裝置160-1具有與交換電路162-1連接的多個光發送器100(100-1、100-2)及光接收器200(200-1、200-2)。同樣，光傳送裝置160-2也具有與交換電路162-2連接的多個光發送器100(100-3、100-4)及光接收器200(200-3、200-4)。處于相互對置的位置關系的光發送器100-1和光接收器200-3、光發送器100-4和光接收器200-2，分別由光纖傳送線路164-1、164-2連接。
各光傳送裝置160在檢測到故障時，能夠通過交換電路162進行現用系統與備用系統的切換。光發送器100-1～100-2(100-3～100-4)、光接收器200-1～200-2(200-3～200-4)的啟動，由經由I2C總線124-1～124-4(124-5～124-8)連接的控制部163-1(163-2)控制。
在交換電路162中，可以具有IP路由、IP交換、SONET的ADM(分插復用器)、環路交換、單純的再生中繼器等、對應于光傳送裝置的使用目的的各種功能。此外，光網絡的形態也可以組合多個傳送裝置160而成為環形、總線形、星形、網形、光分插方式等各種形式。
代替如本例那樣使光發送器100與光接收器200獨立的形式，各光傳送裝置160可以以組合了1對收發器的收發兩用機(transceiver)、組合了2對收發器的轉發器(transponder)形式、將多個收發器波分多路復用或并聯組合的形式等、與圖10不同的形式，來裝備應用了本發明的光收發器。此外，雖然在圖10中省略了，但各光傳送裝置160根據需要，可以具有光放大器、光分散補償器、光交換機、光衰減器等部件。
圖12表示各光傳送裝置160中的延遲控制量的設定程序300的流程圖。
在傳送裝置的啟動或輸入了復位信號時、或者為了因電路基板的插拔、故障恢復等的再啟動而對任一個收發器輸入了復位信號時，為了進行向收發器的延遲控制量的再設定、通過控制部163執行該程序300。
控制部163檢查收發器100、200的狀態、和要設定到各收發器中的延遲控制量(D)是否已準備在控制部163的內部存儲器中(步驟301)，如果沒有準備，則將發生錯誤的消息輸出到顯示屏幕(或者向控制終端通知)(304)，結束該程序。延遲控制量也可以從各光傳送裝置所具有的不揮發性存儲器或硬盤中讀取，來代替從控制器163的內部存儲器讀取。此外，既可以由操作者手動輸入，也可以經由未圖示的網絡從數據庫取得。如果收發器100、200的狀態和延遲控制量中沒有問題，則控制部163經由I2C總線124將延遲控制量設定到作為設定對象的光收發器中，然后啟動對應的光收發器(303)。
(實施例3)圖13表示由適用了本發明的波分多路復用型光傳送裝置165(165-1、165-2)構成的光網絡的結構的1例。
光傳送裝置165-1和光傳送裝置165-2由向上方向(向右方向)的光纖傳送線路164-1和向下方向(向左方向)的光纖傳送線路164-2耦合。這些光傳送裝置如光纖傳送線路164-3、164-4所示，由上、下1對的光纖傳送線路再與其他光傳送裝置連接。各光纖將波長不同的3個光信號作為波分多路復用信號傳送。
如光傳送裝置165-1所示，各光傳送裝置165具有在向上下各方向經由光波長分波器167(167-1、167-2)與接收側光纖傳送線路耦合的多個光接收器(RX)200(200-1～200-3、200-4～200-6)、和經由光波長合波器166(166-1、166-2)與發送測光纖傳送線路耦合的多個光發送器(TX)100(100-1～100-3、100-4～100-6)。
例如，從光纖傳送線路164-4輸入的波長多路復用信號151-2被光波長分波器167-2分離為波長不同的3個光信號，輸入到光接收器200-4～200-6中。在這里所示的例子中，光接收器200-4與200-5的接收信號傳輸到光發送器100-4、100-5，光接收器200-6的接收信號則作為下降信號169-2而輸出到光傳送裝置的支線。另一方面，從光傳送裝置的支線輸入的上升信號168-2和來自上游的接收信號由光發送器100-4～100-6分別轉換為不同波長的光信號，由光波長合波器166-2合波，輸出到下游側的光纖傳送線路164-2。在光纖傳送線路164-1和164-3之間，也進行同樣的信號收發。
在本實施例中，對各個向上、向下光纖傳送系統設置控制部163(163-1、163-2)，各控制部163對屬于各個系統的光發送器和光接收器進行由第2實施例說明的啟動控制和延遲控制量的設定。
(實施例4)圖14表示對具有兩相驅動型光調制器172的NRZ光發送器的延遲控制緩存電路105的應用例。
從輸入端子101位并行地輸入的低速數字數據信號在由并行緩存電路102使相互的相位一致的狀態下，輸入到FEC并行編碼器170中。FEC并行編碼器170進行適于長距離傳送的幀生成和糾錯碼聲稱，將相互邏輯相反的2個并行低速數字信號串輸出到信號線路116-1和116-2中。
這些數字信號串分別被輸入到延遲控制緩存電路105-1、105-2中，在使一方信號串比另一方信號串延遲規定量D的狀態下，輸入到多路復用電路106-1、106-2中。在用高速串行數字信號的位數N表示虛線所示的從FEC并行編碼器170到光輸出端的2個信號線路114-1、114-2的信號傳播時間差的情況下，上述延遲量D相當于N的整數部分。從延遲控制緩存電路105-1、105-2輸出的并行低速數字信號被多路復用電路106-1、106-2轉換成高速串行數字信號串，被具有相互同相的放大特性的驅動電路171-1、171-2放大。驅動電路171-1、171-2的輸出信號被輸入到兩相驅動光調制器172的2個調制信號輸入端子173-1、173-2中。
180表示作為高速串行數字信號的發送速率的高速時鐘的發生器，181-1、181-2表示對從時鐘發生器180輸出的2系統的高速時鐘信號的相位進行調整的可變相位調整器(P1、P2)。由可變相位調制器實施了相位調整的高速時鐘信號經由時鐘供給線182-1、182-2供給到多路復用電路106-1、106-2中。多路復用電路106-1、106-2根據供給到各自中的高速時鐘信號，輸出并行/串行轉換后的高速串行數字信號。通過將供給到多路復用電路106-1和106-2中的高速時鐘信號的相位錯開，能夠在1個時鐘周期(＝1位長)以內的范圍內對高速串行數字信號的輸出定時(延遲量)進行微調。
本實施例的特征是，位單位的延遲由延遲控制緩存電路105-1、105-2控制，±1位以內的延遲通過由相位調整電路181(181-1、181-2)和多路復用電路106(106-1、106-2)構成的微調部控制，由此能夠以高精度實現大范圍的延遲。但是，通過改變賦予相位調整電路181-1、181-2的延遲控制量，能夠由微調部進行最大2位長以內的延遲量控制。
對可變相位調整器182-1、182-2和延遲控制緩存電路105-1、105-2的延遲控制量的設定，是處理器(CPU)174經由控制信號線125-1～125-4進行的。應設定的延遲控制量對應于各信號路徑而預先存儲在不揮發性存儲器176中。
圖15表示在本實施例中處理器174所執行的延遲控制量設定程序310的流程圖。該程序是在通過電源供給而使光發送器100啟動時、或從外部輸入了復位信號時執行的。
處理器174經由總線175讀取預先存儲在不揮發性存儲器176中的延遲控制量(步驟311)，經由控制信號線125-1～125-4，設定到緩存電路105-1、105-2和可變相位調整器181-1、181-2中，作為各自的延遲控制量(312)；并且，啟動半導體激光器193，使光輸出成為開啟狀態(313)。延遲控制量的設定也可以對每個信號路徑重復上述步驟311～312，在所有的信號線路中延遲控制量的設定結束后，可以啟動半導體激光器198。
圖16表示用來說明在本實施例中由多路復用電路162-1、162-2進行的延遲微調的信號定時圖。圖16(A)表示供給到多路復用電路106-1中的時鐘，圖16(B)表示從多路復用電路106-1輸出的高速串行信號的定時。此外，圖16(C)表示供給到多路復用電路106-2中的時鐘，圖16(D)表示從多路復用電路106-2輸出的高速串行信號的定時。各多路復用電路的輸出數據的值如虛線所示，按所供給的時鐘信號的上升邊沿來切換。
這里，為了便于說明，假設從各多路復用電路輸出的高速串行數字信號的速度為10Gbit/s(1位＝100ps)、多路復用電路106-1的輸出側信號線路107-1中的信號延遲量T1為2.3位(230ps)、多路復用電路106-2的輸出側信號線路107-2中的信號延遲量T2為0.9位(90ps)。但是，這些延遲量實際上可以為任何值。在這種情況下，由于在多路復用電路106-1、106-2的輸出信號線路107-1、107-2中發生了T1-T2＝1.4位的延遲時間差，所以通過使從多路復用電路106-2輸出到信號線路107-2中的高速串行信號預先多延遲1.4位，來吸收到達調制器172的2個數字信號串的時間差。
在本實施例中，由延遲控制緩存電路105-2對編碼器170的輸出信號串賦予相當于目標延遲量(1.4位)的整數部分的1位延遲，如圖16(D)所示，通過使供給到多路復用電路106-2中的時鐘延遲對應于目標延遲量的小數部分的0.4位，在從編碼器170同時輸出的1對相反碼(斜線部)中，在通過多路復用電路的時刻產生1.4位的時間差。
圖16(B)所示的來自多路復用電路106-1的輸出信號通過信號線路107-1而延遲2.3位，所以在圖16(E)所示的定時到達兩相驅動光調制器172的輸入端子173-1。另一方面，圖16(D)所示的來自多路復用電路106-2的輸出信號通過信號線路107-2而延遲0.9位，所以在圖16(F)所示的定時到達調制器172的輸入端子173-2。因而，由斜線部的位可知，從編碼器170輸出的互相相反關系的一對碼同時供給到兩相驅動光調制器172中，從而對光信號進行調制。
施加到兩相驅動光調制器172的輸入端子171-1、171-2的高速串行數字信號只要是最終相互相反的關系就可以。因而，例如也可以做成通過將互相反相的放大器用作驅動電路171-1、171-2，將相同的低速并行信號串從編碼器170輸出到信號線路116-1、116-2中的電路結構。作為編碼器170，也可以使用不具有FEC功能的8B10B編碼器或64B66B編碼器、SONET幀生成電路，來代替FEC并行編碼器170。此外，也可以通過將上述編碼器170作為雙二進制預編碼器、再在信號線路107-1～107-2中插入雙二進制3值信號的生成電路，來整體實現光雙二進制發送器。
作為用于1位以內的延遲量微調的可變相位調整器181(181-1、181-2)，可以使用例如組合了電壓設定型半導體可變相位器和數字電壓設定電路的裝置、由步進馬達驅動馬達驅動型的可變延遲線的裝置、等各種類型的裝置。另外，也考慮了在信號線路107-1和107-2中的至少一個中采用公知的可變延遲機構來代替延遲控制緩存電路105、通過可變相位調整器181和多路復用電路106對延遲量進行微調的結構，但通過通常的可變延遲機構難以進行超過幾cm級(在10Gbit/s下為例如2位)的較大的延遲調整，所以不如本實施例那樣將延遲控制緩存電路105與可變相位調整器181組合。
對可變相位調整器181的延遲控制量的設定也可以是例如反饋控制可變相位調整器的自動設定方式，即檢測輸入到調制信號輸入端子173-1、173-2中的數字信號的位寬度以內的相位，并使相位差為零。
在本實施例中，使從時鐘發生器180輸出的時鐘頻率與高速串行數字信號的位速率(多值信號的情況下為符號率)相等，使延遲控制緩存電路105的動作速度在N位并行輸入時為上述位速率的1/N，但通過上述時鐘頻率或延遲控制緩存電路的動作速度設定為實施例的整數倍或整數分之一，能夠改變延遲控制緩存部與延遲微調部中的延遲量的控制范圍及設定精度。
例如，在使時鐘頻率為高速串行數字信號的位速率的1/4的情況下，能夠將微調部的調整范圍擴大到4位。反之，通過使延遲控制緩存電路105的動作頻率為8倍，能夠使延遲控制緩存電路中的延遲精度精確到1/8。在這種情況下，不需要由微調部進行延遲量控制。
兩相驅動型光調制器172由于在其內部不一定需要光纖連接線，所以以往一直采用將從驅動電路(驅動器)的正相輸出端子和反相輸出端子得到的2個高速信號輸入給光調制器的2個輸入端子的結構。但是，如果要以1/10位左右的精度使2個高速信號的傳輸延遲時間差精確地一致，則收發器內部的信號線及部件的配置自由度受到制約，并且如何處理高速信號的傳送線路的多余長度成了問題。此外，在為了調整2個高速數字信號串的延遲時間差而使用延遲改變線時，不易進行1位長以內的高精度的延遲調整，有制造成本與裝置尺寸增加的問題。對于這一點，根據本實施例的結構，通過采用延遲控制緩存電路105，根據需要而組合延遲微調部，即使在高速數字信號的路徑間發生1位長以上的延遲時間差的情況下，也能夠簡單地吸收延遲時間差，能夠低成本地提供小型的光發送器。
(實施例5)圖17表示本發明的向使用籬柵碼的多值光發送器的應用例。
籬柵碼是多值信號用碼，可以減少在信息傳送中使用的多值信號的狀態數，使用多余的冗長狀態數進行糾錯。在圖17的光發送器100中，通過從并行輸入端子101-1、101-2輸入的2系列的數據信號(狀態數為2的平方＝4)被籬柵編碼器180映射為、8值的多值信號，來實現籬柵碼。從并行輸入端子101-1、101-2輸入的低速并行信號在通過并行緩存電路115-1～115-2使定時一致后，輸入到籬柵編碼器180中。籬柵編碼器180將4值輸入信號串轉換成8值籬柵碼，與糾錯碼一起輸出到3個信號線路117-1、117-2、114-1中。這些信號線路由于是與包括圖1中的延遲控制緩存電路105-2～105-4的信號線路相同的結構，所以省略對其詳細動作的說明。
這樣，在本發明中，輸入到編碼器中的低速并行數字信號串的根數與從編碼器輸出的低速并行數字信號串的根數也可以不同。此外，編碼器的輸入輸出信號的并行位數及位速率也可以互不相同。
(實施例6)圖18表示本發明的對具有將光信號的同相成分和正交成分獨立調制的光IQ調制器190的光發送器的應用例。
本實施例表示4值光DQPSK(4值差分相位)調制的1例，輸入到輸入端子101中的16并行的低速數字信號在由并行緩存電路102使定時一致后，被4值差分相位調制用并行編碼器(DQPSK)196進行差分編碼，分離為各8位的2系列的低速并行數字信號串后輸出。
從編碼器196輸出的2系列的低速并行數字信號串再被分離器191-1、191-2分別進一步分離為1對低速并行數字信號串，受到延遲控制緩存電路105(105-1～105-4)中的延遲控制。被延遲控制后的低速并行數字信號串被多路復用電路106(106-1～106-4)轉換為高速串行數字信號串。成對的一個高速串行數字信號串被輸入到驅動電路171(171-1、171-2)中，另一個高速串行數字信號串被輸入到反轉驅動電路192(192-1、192-2)中，成為相互反相的驅動信號，經由信號線路107-1(或107-3)、107-2(107-4)輸入到光IQ調制器190中。
在光IQ調制器190中，從半導體激光器108輸出的光信號被光耦合器193-1分支到2個光傳送線路中，輸入到插入在各光傳送線路中的兩相MZ光調制部194-1和194-2中。一個兩相MZ光調制部194-1根據從信號線路107-1、107-2輸入到輸入端子173-1、173-2中的驅動信號，對光信號進行強度調制。另一個兩相MZ光調制部194-2根據從信號線路107-3、107-4輸入到輸入端子173-3、173-4中的驅動信號，對光信號進行強度調制。光調制部194-1的輸出通過光移相器195，轉換成與光調制部192的輸出光有45度光相位差的信號光。強度調制后的2個信號光由光耦合器193-2合成，輸出到輸出光纖112中。
在以往的這種光IQ調制器190中，在包括內部光傳送線路的所有4個信號路徑中，需要以部件單位使信號路徑長相等，但根據本發明，通過由延遲控制緩存電路105-1～105-4進行的延遲量控制，能夠使從編碼器196到各信號路徑的輸出端的信號傳播時間相等，所以，例如光IQ調制器190的內部中的MZ光調制部194-1、194-2的插入位置、及信號線路107-1～107-4的布線長度不同絕不會成為問題。
本發明除了本實施例所示的DQPSK調制以外，對于例如將多值強度調制后的高速數字信號輸入到光調制器194的各輸入端子173中的光QAM(Quadratue Amplitude Modulation，正交調幅)也是有效的。
如本實施例所示，通過將發送數據轉換成大容量的1系列光調制信號并發送，能夠實現將從發送器朝向對置的接收器的路徑看作大容量的1根鏈路的鏈路聚合功能。也可以使發送器的輸入信號為高速的串行信號，通過配置在編碼器緊前面的分離電路轉換成低速的并行信號。
(實施例7)圖19表示本發明的對將接收光信號分離為同相(I)成分和正交(Q)成分來接收的光接收器200的應用例。
從輸入光纖202輸入的接收光201輸入到光90度混合電路211的一個輸入端口。將從半導體激光光源220輸出的局部發送激光作為相位檢波的參照光，輸入到光90度混合電路211的另一個輸入端口。光90度混合電路221將來自上述2個輸入端口的輸入光合成，并將Q成分輸出到光纖連接線111-1中，將I成分輸出到光纖連接線111-2中。
光纖連接線111-1、111-2分別與光敏二極管205-1、205-2耦合。這里，如果將輸入光201設為16值QAM調制后的光信號，則I成分的4值高速串行信號和Q成分的4值高速串行信號分別從光敏二極管205-1、205-2輸入到信號線路122-1、122-2中。
Q成分(I成分)的4值高速串行信號與圖6所示的第1實施例的光接收器中的光敏二極管205的輸出信號處理同樣，通過3組時鐘提取·識別電路153-1～153-3(153-4～153-6)變換為3條高速串行數字信號，經過分離電路155-1～155-3(155-4～155-6)和延遲控制緩存電路105-1～105-3(105-4～105-6)，被Q成分(I成分)4值強度調制用并行譯碼器211-1(211-2)進行譯碼。
在本實施例中，譯碼后的4組低速并行數字信號再被輸入到籬柵譯碼器(trellis decoder)222中，轉換為3組低速并行數字信號。這里，對于接收器說明了16QAM信號的情況，但本發明也可以應用于2值及多值的ASK/FSK/PSK/QAM、以及將它們組合的光IQ接收器中。此外，也可以是使90度光混合電路的輸出端口數量為4，將光敏二極管205替換為平衡光檢測器。
根據本實施例，通過由延遲控制緩存電路105-1～105-6進行的延遲量控制，能夠使存在于從光接收器的輸入光纖202端到譯碼器211-1、211-2之間的多個路徑的信號傳播時間相等。
(實施例8)圖20表示本發明在差分接收光DQPSK信號的光接收器中的應用例。
在本實施例中，從輸入光纖202輸入的接收光201被光耦合器203分支為2個信號光，一個信號光通過光纖連接線111-1輸入到將檢測相位設定為+π/4的差分光相位檢波器206-1中，另一個信號光通過光纖連接線111-2輸入到將檢測相位設定為-π/4的差分光相位檢波器206-2中。從這些差分光相位檢波器206電輸出的高速串行的2值數字信號串分別經過分離電路155-1、155-2和延遲控制緩存電路105-1、105-2，輸入到差分相位調制/籬柵譯碼器223中。
在本實施例中，由于通過延遲控制緩存電路105-1、105-2能夠使存在于從輸入光纖202端到譯碼器223之間的多個路徑的延遲時間相等，能夠將由輸入光纖202并行傳送的位信息以正確的相位輸入到差分相位調制/籬柵譯碼器223中。
(實施例9)圖21表示應用了延遲控制緩存電路105的發送器用半導體集成電路(IC)230的1例。
這里所示的IC230由以下部分構成并行輸入端子101-1～101-4，分別被供給電氣的低速并行數字數據信號；并行緩存電路102-1～102-4，與這些并行輸入端子連接；可編程編碼器231，與這些并行緩存電路連接；延遲控制緩存電路105-1～105-4，分別對從編碼器231輸出的低速并行數字數據信號進行延遲控制；多路復用電路(MUX)106-1～106-4，與這些延遲控制緩存電路連接；從各多路復用電路輸出的電氣的高速串行數字信號的輸出端子107-1～107-4；處理器(CPU)174；不揮發性存儲器176。
在本實施例中，由于是以低速并行數據為對象，進行通過編碼器231的編碼處理、和通過延遲控制緩存電路105的每個信號路徑的延遲調整，所以容易進行電氣電路部的集成化，通過裝載可編程編碼器231，能夠提供通用的多值光調制用IC。在本實施例中，通過在集成電路板上集成用來進行延遲量控制的處理器(CPU)174、不揮發性存儲器176、內部總線175-1及外部總線175-2、控制線125，能夠進行延遲量控制數據在IC內部的保存、利用IC端子的從外部的延遲控制量的寫入、發送器啟動時對延遲控制緩存電路105的延遲控制量的自動設定。
在本實施例中，供給了低速并行信號的并行輸入端子101的數量與輸出高速信號的端子107的數量相同，但也可以如上述籬柵編碼器或多值ASK信號編碼器那樣，輸入輸出的信號條數不同。此外，圖21所示的電路功能也可以根據需要而分割成多個IC。
例如，在將多路復用電路106外掛的情況下，通過FPGA或通用ASIC能夠容易實現僅包括低速電路的IC部分。此外，通過使并行緩存電路102與編碼器302為另外的IC，能夠提供不依賴于編碼方式的通用的延遲調整用IC。此外，如第4實施例說明的那樣，也可以將通過調整供給到多路復用電路105中的時鐘的相位而對延遲量進行微調的功能裝載到IC中。在這種情況下，也可以做成經由專用的控制端子從外部進行相位控制的結構，來代替將時鐘相位控制用參數存儲到不揮發性存儲器176中。
(實施例10)圖22表示應用了延遲控制緩存電路105的接收器用半導體集成電路(IC)232的1例。
本實施例的IC是在圖19所示的光接收器中集成了分離電路155-1～155-6以后的電氣電路部，具有作為輸入的電氣高速串行數字信號的輸入端子及信號線路107-1～107-6；分離電路(DEMUX)155-1～155-6；延遲控制緩存電路105-1～105-6；可編程譯碼器233；電氣低速并行數字數據的輸出端子156-1～156-4；用來進行延遲量控制的處理器(CPU)174；不揮發性存儲器176；內部及外部連接總線175-1、175-2；控制線125。
與第9實施例同樣，本實施例的IC也可以適當地進行功能分割、功能追加。例如也可以做成將分離電路155外掛、使譯碼器233為另外的IC、或追加了圖19的時鐘提取·識別電路154的結構。
在以上的實施例中采用的延遲控制緩存電路，可以根據所采用的緩存存儲器的容量和延遲控制量的設定值，以從高速串行數字信號串的1位長到幾千位長的量級調整延遲量。例如，由于2000位的延遲控制在數字信號串的發送速率為10Gbit/s的情況下，相當于約40m的布線長改變，所以根據本發明，在對具有與光調制部連接的多個信號路徑的光發送器、及具有與光解調部連接的多個信號路徑的光接收器的設計中，能夠增大包括內部光纖的路徑長的均勻化容限，收發器的布線設計變得很容易。
此外，在本發明中采用的延遲控制緩存電路通過改變控制量設定值而能夠自由地改變信號延遲量，所以省略了在采用模擬延遲線的情況下產生的延遲線的長度調整等操作，對光傳送裝置的小型化有效。
權利要求
1.一種光傳送裝置，具備包括與內部光傳送線路耦合的多個光調制器的光調制部、和產生應向上述光調制部供給的多個高速串行數字信號串的電氣電路部，其特征在于，上述電氣電路部具有多個并行信號線路，分別以N位并行傳送低速數字信號，N為多個；多個多路復用電路，分別將從上述并行信號線路中的1個以N位并行接收到的低速數字信號轉換成應向上述光調制部供給的高速串行數字信號串并輸出；延遲控制緩存電路，插入到上述并行信號線路中的至少1個中；上述延遲控制緩存電路對以N位并行接收到的低速數字信號，按照高速串行數字信號串的位周期單位或位周期的整數分之一的周期單位進行延遲控制，并輸入到該并行信號線路中。
2.如權利要求1所述的光傳送裝置，其特征在于，上述延遲控制緩存電路將以N位并行接收的低速數字信號，作為在邏輯上串行排列的數據暫時存儲，將從根據預先指定的延遲控制量選擇的位位置開始的N位數據作為低速數字信號輸出到上述并行信號線路中。
3.如權利要求1所述的光傳送裝置，其特征在于，上述延遲控制緩存電路具有存儲器，用來暫時存儲以N位并行接收的數字數據；寫入地址產生器，產生N位并行數據的寫入地址；寄存器，存儲預先指定的延遲控制量；讀取地址產生器，根據從上述寫入地址產生器輸出的寫入地址和存儲在上述寄存器中的延遲控制量，生成應對上述并行信號線路輸出的N位數據的讀取地址。
4.如權利要求1所述的光傳送裝置，其特征在于，上述電氣電路部具有根據預先指定的控制量調整供給到特定的多路復用電路中的時鐘信號的相位的延遲量微調部，使上述各多路復用電路以與所供給的時鐘信號對應的規定的定時輸出高速串行數字信號串的各位。
5.如權利要求1所述的光傳送裝置，其特征在于，上述并行信號線路中的多個具有上述延遲控制緩存電路；上述電氣電路部具有與上述并行信號線路對應地存儲延遲控制量的存儲器、和將存儲在上述存儲器中的延遲控制量設定在上述延遲控制緩存電路中的控制部。
6.如權利要求4所述的光傳送裝置，其特征在于，上述電氣電路部具有與上述并行信號線路對應地存儲延遲控制量和時鐘相位控制量的存儲器、和將存儲在上述存儲器中的延遲控制量和時鐘相位控制量設定到上述延遲控制緩存電路和延遲量微調部中的控制部。
7.一種光傳送裝置，具有包括與內部光傳送線路耦合的多個光調制器的光調制部、和產生應向上述光調制部供給的多個高速串行數字信號串的電氣電路部，其特征在于，上述電氣電路部具有多個并行信號線路，分別以N位并行低速傳送被編碼器編碼的發送數字信號，N為多個；多個多路復用電路，與上述各并行信號線路連接，分別將以N位并行接收到的低速數字信號轉換成應向上述光調制部供給的高速串行數字信號串并輸出；延遲控制部，在上述并行信號線路中的至少1個中，對N位并行的低速數字信號的延遲量以高速串行數字信號串的位周期單位進行控制，通過從上述多路復用電路輸出的高速串行數字信號串的各位的輸出定時控制，來對高速串行數字信號串的1位周期以內的延遲量進行微調。
8.如權利要求1所述的光傳送裝置，其特征在于，上述電氣電路部具有信號合成電路，將從上述多個多路復用電路輸出的高速串行數字信號串中的2個組合，并作為光調制用高速串行數字信號串輸出。
9.如權利要求1所述的光傳送裝置，其特征在于，上述電氣電路部具有將從上述多個多路復用電路中相互成對的多路復用電路輸出的2個高速串行數字信號串中的一個作為輸入的驅動電路、和將另一個作為輸入的反轉驅動電路；上述驅動電路的輸出信號和來自上述反轉驅動電路的輸出信號被并行地供給到包含在上述光調制部中的1個光調制器中。
10.如權利要求1所述的光傳送裝置，其特征在于，上述電氣電路部具有對并行供給的多個低速數字信號串進行編碼并轉換成N位并行的多組低速數字信號串的編碼器，由上述編碼器轉換后的N位并行的低速數字信號串被輸出到上述并行信號線路中。
11.如權利要求1所述的光傳送裝置，其特征在于，上述電氣電路部具有分別對并行供給的多個低速數字信號串進行編碼并轉換成N位并行的多組低速數字信號串的多個編碼器，由上述多個編碼器轉換后的N位并行的低速數字信號串被輸出到上述并行信號線路中。
12.如權利要求9所述的光傳送裝置，其特征在于，上述電氣電路部具有對并行供給的多個低速數字信號串進行編碼并作為多組并行低速數字信號串輸出的編碼器、和將從該編碼器輸出的并行低速數字信號串分別分為N位并行的2組并行低速數字信號串的第1、第2分離器；與從上述第1分離器輸出N位并行的低速數字信號串的并行信號線路連接的2個多路復用電路、和與從上述第2分離器輸出N位并行低速數字信號串的并行信號線路連接的2個多路復用電路，分別成為上述1對多路復用電路。
13.一種光傳送裝置，具有將從外部光傳送線路接收的多值調制光信號轉換為電氣的多個高速串行數字信號串并輸出的光解調部、和將從上述光解調部接收到的多個高速串行數字信號串轉換成多個低速數字信號串并輸出的電氣電路部，其特征在于，上述電氣電路部具有多個并行信號線路，分別以N位并行傳送數字信號，N為多個；多個分離電路，分別將高速串行數字信號串轉換成N位并行的低速數字信號，并輸出到上述并行信號線路；延遲控制緩存電路，在上述并行信號線路中的至少1個中，對以N位并行接收到的低速數字信號，按照高速串行數字信號串的位周期單位、或位周期的整數分之一的周期單位進行延遲控制并輸出；至少1個譯碼器，將從上述并行信號線路接收到的N位并行的多個低速數字信號轉換成編碼形式不同的低速并行數字信號串。
14.如權利要求13所述的光傳送裝置，其特征在于，上述延遲控制緩存電路將以N位并行接收的低速數字信號，作為在邏輯上串行排列的數據暫時存儲，將從根據預先指定的延遲控制量選擇的位位置開始的N位數據作為低速數字信號輸出到上述并行信號線路中。
15.如權利要求14所述的光傳送裝置，其特征在于，上述延遲控制緩存電路具有存儲器，用來暫時存儲以N位并行接收的數字數據；寫入地址產生器，產生N位并行數據的寫入地址；寄存器，存儲預先指定的延遲控制量；讀取地址產生器，根據從上述寫入地址產生器輸出的寫入地址和存儲在上述寄存器中的延遲控制量，生成應對上述并行信號線路輸出的N位數據的讀取地址。
16.如權利要求13所述的光傳送裝置，其特征在于，上述電氣電路具有相位調制用譯碼器、多值調制用譯碼器、籬柵譯碼器中的至少一個，作為上述譯碼器。
17.一種光傳送裝置用的集成電路裝置，其特征在于，具有編碼器，分別以N位并行接收低速數字信號，N為多個；多個并行信號線路，傳送從上述編碼器輸出的N位并行的低速數字信號；多個多路復用電路，分別將從上述并行信號線路中的一個以N位并行接收到的低速數字信號轉換成應供給到上述光調制部中的高速串行數字信號串并輸出；多個延遲控制緩存電路，分別插入到上述并行信號線路中的至少1個中，對以N位并行接收到的低速數字信號，按照高速串行數字信號串的位周期單位或位周期的整數分之一的周期單位進行延遲控制并輸出；用來對上述各延遲控制緩存電路有選擇地設定延遲控制量的機構。
18.一種光傳送裝置用的集成電路裝置，其特征在于，具有多個分離電路，分別接收高速串行數字信號串，并以N位并行轉換成低速數字信號并輸出，N為多個；多個并行信號線路，傳送從上述分離電路輸出的N位并行的低速數字信號；多個延遲控制緩存電路，分別插入到上述并行信號線路中的至少1個中，對以N位并行接收到的低速數字信號，按照高速串行數字信號串的位周期單位或位周期的整數分之一的周期單位進行延遲控制并輸出；譯碼器，與上述多個并行信號線路連接；用來對上述各延遲控制緩存電路有選擇地設定延遲控制量的機構。
全文摘要
本發明提供一種能夠電氣地調整與多值光調制部或解調部連接的多個數字信號路徑的延遲時間差的光傳送裝置。該光傳送裝置在需要信號延遲的電氣數字信號線路中具有延遲控制部，該延遲控制部以高速串行數字信號串的位周期單位控制N位并行的低速數字信號的延遲量，并通過對從上述多路復用電路輸出的高速串行數字信號串的各位的輸出定時控制，來微調高速串行數字信號串的1位周期以內的延遲量。
文檔編號H04J14/00GK1874199SQ200610005798
公開日2006年12月6日 申請日期2006年1月16日 優先權日2005年5月31日
發明者菊池信彥 申請人:日立通訊技術株式會社