專利名稱：通孔短線減小的高速電路化襯底,其制作方法及利用其的信息處理系統的制作方法
技術領域：
本發明涉及電路化襯底，一個主要實例是多層印刷電路板(pcb)，其包括復數個位于其中的用于提供形成襯底一部分的不同導電(例如，信號)層之間的互連的通孔。本發明也涉及制作此種襯底的方法及能夠利用此種襯底作為其一部分的各種產品(例如，信息處理系統)。最具體而言，本發明涉及此種襯底、方法和其中所述襯底是被稱為高速類型襯底的產品。
對共同待決申請案的交叉參考本申請案是名稱為“高速電路板及其制作方法”的2003年1月30日提交的第10/354,000號申請案(發明人B.Chan等)的部分接續申請案。
背景技術：
隨著對諸如電子組件(例如半導體芯片及包括半導體芯片的模塊，其固定在諸如芯片載體及印刷電路板(pcbs)的電路化襯底上且通過襯底的電路耦接在一起)等電子結構的工作要求的增加，主襯底也必須能夠對其進行補償。一種特定的增加是需要所安裝組件之間的較高頻率連接，如上所述，此種連接通過下面的主襯底進行。此種連接受到此種習知襯底布線的固有特性所引起的不利影響，例如信號惡化。例如，信號惡化由信號對階躍變化的響應的“上升時間”或“下降時間”來表達。可使用公式(Z0*C)/2對信號的惡化進行量化，其中Z0是傳輸線特征阻抗，且C是通路電容量。與上文提及的母專利申請案中所定義的本發明的0.5pf埋入式通路的12.5ps衰減相比，在一具有標準50Ω傳輸線阻抗的導線中，具有4皮法(pf)電容的鍍通孔通路將代表100皮秒(ps)上升時間(或下降時間)衰減。在以800MHZ或更快的頻率操作的系統(其中存在200ps或更快的相關信號躍遷速率)中，這種差異是顯著的。本文中所教示的襯底能夠提供至少約3.0至約10.0吉比特/秒(Gb/s)范圍內的信號速度，其表明需增加此一最終結構的復雜度。
由于組件(尤其是芯片)之間的連接中直流電流(dc)電阻最大值所施加的限制，標準高性能(高速)襯底(例如用于習知芯片載體及多層pcb的襯底)一直不能提供超過一特定點的布線密度。類似地，高速信號需要比正常pcb線路更寬的線路，以最小化長線路中“集膚效應”損耗。生產具有所有寬線路的pcb將是不切實際的，主要是因為所產生的最終板需要的多余厚度。從設計角度上講，這種增加的厚度顯然是不可接受的。如下文所標出的專利中所引用的實例所舉例說明，人們已經使用各種替代技術來嘗試提供此種高速信號處理，但是這些技術通常也需要對襯底做出不可接受的修改，這對大規模生產及/或一個相對簡單構造的產品是無益的。同樣，這些技術中的大多數也增加了制成品的最終成本。
如上所述，本發明涉及利用將在本文中稱作“通孔”的電路化襯底及所產生的組合件。這些通孔通常是部分或全部延伸穿過襯底厚度用于彼此互連各個層及/或組件的電鍍(使用諸如銅等冶金)開孔。每個通孔可互連數個此類層及/或組件。如果僅位于多層結構內部，那么這種通孔通常被簡單地稱作“通路”，而如果這些通孔自襯底的一個或多個表面延伸一預定深度，那么它們被稱作“盲孔”。如果這些通孔自一個表面到另一表面幾乎延伸穿過整個結構厚度，那么這種通孔在所屬技術中通常被稱作“電鍍通孔”(pth)。本文中使用的術語“通孔”意在包括所有三種類型的此種開孔。根據上文描述可知，包括此種通孔的習知襯底通常受到上文所述通路電容-信號衰減問題的影響，如果所使用的通孔具有一延伸長度且許多信號通過其上時僅通過其一部分長度，那么此問題可被大大地放大。見下面的緊接的更多說明。
使用通孔作為其一部分的多層電路化襯底存在的另一個信號傳輸問題是由通孔“短線”引起的被稱作信號損耗的問題。顯然，使用上文所界定類型的通孔被認為對于給多層結構提供最大操作能力來說是必須的。然而，當信號不沿通孔的整個長度傳送時(例如，這些信號傳送至也耦接至所述通孔但僅以其部分深度耦接至所述通孔的內部導電層)，會出現信號“沖突”，因為部分信號趨向于遍歷通孔的剩余長度(“短線”)而另一部分將直接傳送至內部層。由于信號的遍歷部分的“反彈”，這種“沖突”的結果是信號“噪聲”或損耗。如本文中所解釋，本發明能夠基本上消除此種損耗。
在第5,638,287號美國專利中，闡述了多種信號選路電路(例如，在印刷電路插件或板上)，該信號選路電路據說可將具有很短上升時間的脈沖信號自一有損驅動器選路至多個器件。在這些選路電路中，一復雜的導體網絡自一鄰近驅動器輸出的公共接點分支出多個(在所揭示的實施例中為三個)長度不等的傳導路徑。根據本發明，驅動器的內部阻抗與分支路徑的組合特征阻抗相匹配，且無損補償電路被附著至一最短分支路徑。補償電路經設計以通過最短分支將預定形式的信號反射傳輸至驅動器處的分支接點。如果沒有補償電路，則自最短路徑提供至分支接點的反射與自其他分支路徑提供至該接點的反射是不同的。因此，重反射自接點返回至分支，引起器件處所檢測到的信號的失真。然而，如果補償電路連接到最短分支中，則自該分支提供至接點的反射以與其他分支提供的反射相匹配的形式出現；且來自所有分支的反射然后在驅動器接點消去。因此，由于沒有重反射，在器件處檢測到的信號失真明顯降低。在一優選實施例中，補償電路由一具有預定長度(代表一具有預定相位遲延特性的傳輸線短線)的與具有預定電容(決定補償反射的形狀)的一個點電容(或幾個點電容)串聯的印刷電路跡線所構成。延伸超出最短分支末端的補償電路連接在該分支的末端與參考電位(例如，大地)之間。最短分支的末端也被附著至需要用來檢測出現在該點的信號的器件。揭示了一種特別用于分析這種網絡(及總體用于分析傳輸線效應)的新方法和極化橋器件。這種方法和器件允許準確地觀察和比較發源于一共用接點的網絡分支中產生的反射，及精確地確定用于修改這種反射的合適的補償。
在第6,084,306號美國專利中闡述了一集成電路封裝，其具有第一及第二層、復數個與第一層形成一體的選路襯墊、復數個分別設置于所述第一層的上下表面上的上下導管(其中一個上導管電連接至一個下導管)、復數個設置于第二層上的襯墊、多個將襯墊電連接至下導管的通路及粘結于具有焊墊的第二層上的一芯片(其中至少一個芯片電連接至一個選路襯墊)。
在第6,353,539號美國專利中闡述了一種印刷電路板，其包括固定在印刷電路板第一側上的第一組件。第二組件有與第一組件相同的管腳引出線。第二組件安裝在印刷電路板的第二側上。第一信號線將耦接至第一組件上第一觸點的第一焊盤與耦接至第二組件上相應的第一觸點的第二焊盤相連接。第二信號線將耦接至第一組件上第二觸點的第三焊盤與耦接至第二組件上相應的第二觸點的第四焊盤相連接。第一信號線與第二信號線長度相等。本專利討論不同的通路“短線”長度。
在第6,526,519號美國專利中闡述了一種用于減小印刷電路板上定時偏移的裝置和方法，該印刷電路板包括復數個互連第一節點和第二節點的傳導跡線。移除一印刷電路板跡線的至少一部分以切斷一跡線且阻止信號沿被切斷的跡線自第一節點傳送至第二節點。以這種方式，可調節信號路徑長度以減小電路中的定時偏移。可通過使用激光、CVD、刻模機、等離子或通過使足夠的電流穿過跡線的薄弱區域來從所述跡線移除部分跡線。
在第6,541,712號美國專利中闡述了一種多層印刷電路板，其包括具有導電上部、導電下部及上部與下部之間的一電絕緣中間部分的通路。在一個實施例中，通路的絕緣中間部分由電路板的一非電鍍層提供，其可由PTFE構成。具有連續導電涂層的通路可通過非電鍍層中的間隔孔形成，可通過在層壓所述板之前在孔中填入電鍍材料(例如環氧樹脂)或通過以化學方式調節非電鍍材料以使其可電鍍來借助一可電鍍內表面提供這些間隔孔。在又一實施例中，所述通路的絕緣中間部分具有一比導電上部和下部窄的直徑。本專利討論通過僅電鍍所述板中孔的所選擇部分且也可能在所述孔中插入一導電“栓塞”來消除諧振“短線”噪聲。
在第6,545,876號美國專利中闡述了一種用于減少多層電路板中層數的“技術”。多層電路板有復數個用于往來于至少一個安裝在所述板表面的電子組件進行電信號選路的導電信號層。在一個實施例中，所述技術通過在多層電路板中形成自多層電路板表面延伸至第一復數個導電信號層的第一復數個導電通路來實現，其中第一復數個導電通路經布置以在第一復數個導電通路下面的第二復數個導電信號層中形成一通道。
在第6,570,271號美國專利中闡述了一種用于往來于至少一個電路組件(例如至另一個電路組件)對信號選路的“裝置”，該至少一個電路組件具有復數個輸入/輸出引線且定位在印刷電路板的表面上。該“裝置”包括具有第一側和第二側的支撐結構，所述第一側上面適合附裝電路組件的輸入/輸出引線。其還包括具有第一端和第二端的信號選路帶。選路帶的第一端經構造和調整以電連接至電路組件輸入/輸出引線，以用于傳輸信號往來于所述電路組件。
在第6,601,125號美國專利中闡述了一種用于電互連設置在印刷電路板上的第一總線信號路徑及同樣設置在印刷電路板上的第二總線信號路徑的集成電路封裝。所述集成電路封裝可具有一襯底、一由襯底支撐的集成電路小芯片。互連網絡可用于將第一總線信號路徑和第二總線信號路徑電連接至小芯片上的一芯片襯墊。因此，第一總線信號路徑和第二總線信號路徑可僅由互連電路電互連。
在第6,608,376號美國專利中闡述了一種允許對信號線進行高密度選路的集成電路封裝。所述封裝的襯底可包括其上駐留有粘結指的上表面、其上駐留有焊錫球的下表面及其上以上表面與下表面之間一介電間隔距離駐留一信號跡線導體的信號導體平面。一通路自上表面垂直延伸，將粘結指連接至信號跡線導體的第一部分。一第二通路自下表面垂直延伸，將焊錫球連接至信號跡線導體的第二部分。通路及信號跡線導體的選路導致信號線從集成電路封裝適合容納所述集成電路的區域扇入或扇去。
在第6,662,250號美國專利中闡述了一種用于印刷電路板的總線選路策略。該選路策略保證耦接至復數個同步器件的跡線不選路經過每個封裝的中心區域，保證總線中每條跡線的長度大致相等。這明顯有助于最小化其上發生“頸收縮”的長度，且保證以無急轉彎方式選路該跡線。使用該選路策略，每個跡線組中的傳播時間差據說被最小化。該專利還提及每個封裝下面的印刷電路板中心區域可供連接至旁路電容的通路使用。
在第6,681,338號美國專利中闡述了一種用于減少由一個或多個模塊襯底中介電材料變化所引起的信號偏移的方法和系統。在一個實施例中，具有一長軸線的伸長模塊襯底包括由模塊襯底支撐的多個信號選路層。諸如存儲器件(比如DRAM)等多個器件由模塊襯底支撐且以可操作方式與信號選路層連接。所述模塊中的多個偏移減小的位置(例如通路)允許在兩個或兩個以上多信號選路層選路的信號被切換至一不同的信號選路層。偏移減小的位置可以被布置成大體橫跨模塊襯底的長軸線的至少一行。所述偏移減小的位置行可設置在所述模塊上的各個位置。例如，一行偏移減小的位置可設置在靠近所述模塊中間的位置以有效抵消偏移。多個偏移減小的位置也可被設置在所述模塊的其他位置以便當信號在所述模塊中傳播時多次不同地切換信號。
在第6,720,501號美國專利中闡述了一種多層印刷電路板，該印刷電路板在電源層中具有集群盲“通路”(一部分深度通孔，在本文的下文中有更詳細解釋)以方便信號層中信號線路的選路。電源層中的一部分盲通路被組合在一起以形成一盲通路集群。在信號層中設置相應的信號選路通道并與電源層中盲通路集群對準以允許穿過盲通路集群對信號跡線或信號電路進行選路。一種制造多層印刷電路板的方法包括組裝一電源層的第一子組合件、形成一組穿過所述第一子組合件的集群電源通路、組裝一信號層的第二子組合件、組合第一子組合件與第二子組合件以使第一子組合件中的集群通路對準第二子組合件中的信號選路通道、形成延伸穿過第一和第二子組合件的信號通路并種晶或電鍍所述電源與信號通路。
各種其他電路化襯底闡述于如下專利中4,902,610 C.Shipley5,336,855 J.Kahlert等人5,418,690 R.Conn等人5,768,109 J.Gulick等人5,891,869 S.Lociuro等人5,894,517 J.Hutchison等人6,023,211 J.Somei6,075,423 G.Saunders6,081,430 G.La Rue6,146,202 S.Ramey等人6,222,740 K.Bovensiepen等人6,246,010 R.Zenner等人6,431,914 T.Billman6,495,772 D.Anstrom等人US2002/0125967R.Garrett等人JP4025155A2 O.Takashi所有上述文獻的教示內容都以引用方式并入本文中。
從下文中將了解到，本發明的主要目的是提供一改進型電路化襯底，該襯底通過襯底中的一增強型信號選路系統提供安裝在襯底上的電子組件之間的增強高速連接，該襯底利用通孔的最大長度，從而基本上消除了由通孔“短線”引起的信號損耗。
據信，此一襯底、一制作此種襯底的方法、一利用兩個或兩個以上此種襯底的多層電路化襯底組合件、一使用至少一個電路化襯底且其上面安裝有至少一個電組件的電組合件及一使用此種襯底(及組合件)的信息處理系統將代表所述技術的重大進步。
發明內容
因此，本發明的主要目的是通過提供能夠高速傳送信號至安裝在襯底上的互連電子組件的襯底來增強電路化襯底技術。
本發明的另一目的是提供一種制作此一襯底以及由多于一個此種襯底組成的多層電路化襯底組合件、一具有一個電路化襯底及其上安裝有至少一個電子組件的電組合件及適合使用此一襯底的信息處理系統的方法。
根據本發明的一方面，其提供了一種高速電路化襯底，其包括復數個導電層；復數個介電層；其交替定位在所述導電層的所選擇對之間并使導電層彼此電絕緣；及復數個通孔，其間隔定位在襯底中且延伸穿過所述介電層及導電層的所選擇層，以將所述導電層的所選擇層電互連至所述導電層的另一個層，從而允許在這些互連導電層之間傳送電信號。所述電信號穿過所述通孔的最大長度以便基本上消除通孔短線引起的信號損耗。
根據本發明的另一方面，其提供了一種制作高速電路化襯底的方法，所述方法包括提供復數個導電層；提供復數個介電層且將所述介電層的所選擇層交替定位在所述導電層的所選擇對之間以使導電層彼此電絕緣；在襯底中以間隔取向形成復數個通孔，以便復數個通孔延伸穿過所述介電層及導電層的所選擇層以將所述導電層的所選擇層電互連至所述導電層的另一個層，從而允許在這些互連導電層之間傳送電信號。所述電信號穿過所述通孔的最大長度以便基本上消除由通孔短線引起的信號損耗。
根據本發明的又一方面，其提供了一種包括一高速電路化襯底的電組合件，該高速電路化襯底包括復數個導電層；復數個介電層，其交替定位在所述導電層的所選擇對之間且使這些導電層彼此電絕緣；復數個通孔，其間隔定位在襯底中且延伸穿過所述介電及導電層的所選擇層以將所述導電層的所選擇層電互連至所述導電層的另一個層，從而允許在這些互連導電層之間傳送電信號。所述電信號穿過所述通孔的最大長度以基本上消除由通孔短線引起的信號損耗。所述組合件進一步包括至少一個定位在所述電路化襯底上并電耦接至所述電路化襯底的電組件。
根據本發明的又一方面，其提供了一種高速電路化襯底組合件，所述高速電路化襯底組合件包括第一高速電路化襯底，其包括第一復數個導電層及第一復數個交替定位在第一導電層的所選擇對之間且使所述第一導電層彼此電絕緣的介電層；第二高速電路化襯底，其包括第二復數個導電層及第二復數個交替定位在第二導電層的所選擇對之間且使所述第二導電層彼此電絕緣的介電層，所述第二電路化襯底粘結至所述第一電路化襯底以形成一電路化子組合件；及復數個通孔，其定位在高速電路化襯底子組合件中并電互連所述第一及第二復數個導電層的所選擇層以允許在互連導電層間傳送電信號。所述電信號穿過所述通孔的最大長度以基本上消除由通孔短線引起的信號損耗。
根據本發明的另一個方面，其提供了一種包括一機箱、一定位在機箱中的高速電路化襯底的信息處理系統，所述高速電路化襯底包括復數個導電層；復數個介電層，其交替定位在所述導電層的所選擇對之間并使這些導電層彼此電絕緣；復數個通孔，其間隔定位在襯底中且延伸穿過所述介電層及導電層的所選擇層以將所述導電層的所選擇層電互連至所述導電層的另一個層，從而允許在經互連的導電層之間傳送電信號，所述電信號穿過所述通孔的最大長度以基本上消除由通孔短線引起的信號損耗。該系統進一步包括至少一個定位在所述電路化襯底上并電耦接至所述電路化襯底的電組件。
圖1是根據母專利申請案中所界定的本發明一方面的一多層電路化襯底(上述母專利申請案中所界定的一個實例是PCB)的一部分的側視垂直剖面圖；圖2是根據母專利申請案中本發明另一方面的一多層PCB的一部分的側視垂直剖面圖；圖3是根據母專利申請案中本發明一方面的一多層PCB的側視垂直剖面圖；
圖4是根據母專利申請案中本發明另一方面的一多層PCB的側視垂直剖面圖；圖5是根據母專利申請案中本發明又一方面的一多層PCB的側視垂直剖面圖；圖6是根據母專利申請案中本發明又一方面的一多層PCB的側視垂直剖面圖；圖7是一俯視平面圖，其圖解說明可用在根據母專利申請案中本發明一方面的一多層PCB上的電路圖案；圖8是沿著圖7中線7-7截取的側視垂直剖面圖；圖9是根據本發明一實施例的一高速電路化襯底的側視垂直剖面圖；圖10是一能夠利用一個或多個本發明電路化襯底的電組合件的正視圖；及圖11一能夠使用一個或多個本發明電路化襯底(且可能是電組合件)的信息處理系統的透視圖。
具體實施例方式
為了更好地理解本發明以及其他和進一步的目的、優點和能力，本文結合上述附圖參照以下揭示內容和隨附權利要求。應了解，各圖中將使用相同的編號表示相同元件。
如上所述，本文中所使用的術語“高速”是指高頻信號。本文中所定義的電路化襯底所能獲得且使用本文中教示的方法所產生的此種信號頻率的實例包括約3.0至約10.0吉比特/秒(Gb/s)范圍內的頻率。然而，這些實例并非旨在限定本發明，因為也可獲得包括更高頻率在內的此范圍外的頻率。從下文中可進一步了解，本文中生產的電路化產品可由至少兩個在彼此粘合之前形成的獨立分層部分構成。每個這種獨立部分將最少包括至少一個介電層和一個導電層，最可能的實施例是每個部分包括數層介電層和導電層作為其一部分。每個部分也可包括一個或多個通孔，以對準其將粘結至的其他襯底中的相關通孔。本發明范圍也涵蓋彼此形成復數個此種襯底(包括具有通孔和沒有通孔的襯底)且然后在粘合的(層壓的)多層結構中(粘結)提供通孔。下文中提供的實例只不過是實例(僅作為實例)而已且所顯示并描述的層數并非意在限定本發明的范圍。
本文將使用下列術語且應理解其具有與其相關的意義。
術語“電路化襯底(circuitized substrate)”意在包括具有至少兩個介電層、兩個導電層及在大多數情況下復數個位于其中的通孔的襯底。在許多情況下，此種襯底將包括數個介電層、導電層及通孔。實例包括由諸如玻璃纖維加強環氧樹脂(某些被稱為“FR-4”介電材料)、聚四氟乙烯(Teflon)、聚酰亞胺、聚酰胺、氰酸鹽樹脂、可光成像材料及其他類似材料等介電材料制成的結構，其中每個導電層是由諸如銅等合適的冶金材料構成的一金屬層(例如電源、信號或接地)，但其可包括或包含另外的金屬(例如，鎳、鋁等)或其合金。如果用于所述結構的介電材料是可光成像材料，則其經光成像或光圖案化及顯影后顯露出所期望的電路圖案，包括本文中所定義的所期望開孔(如果需要)。該介電材料可經幕涂或網涂，或可作為干膜提供。可光成像材料的最終固化提供了一電介質的韌化基座，以在其上形成所期望的電路。一種具體的可光成像介電組合物的實例包括約86.5％至約89％的固態物質，此固態物質包括約27.44％的PKHC，一種苯氧基樹脂；41.16％的Epirez 5183，一種四溴雙酚A；22.88％的Epirez SU-8，一種八官能環氧雙酚A甲醛樹脂；4.85％UVE1014光起始劑；0.07％乙基紫染料；0.03％FC 430，一種來自3M公司的氟化聚醚非離子表面活性劑；3.85％Aerosil 380，一種來自Degussa的用來提供所述固態物質的非晶硅。存在一約占總可光成像介電組合物11％至13.5％的溶劑。本文中所教示的介電層通常可為約2密爾至約4密爾厚，但是如果需要也可更厚。值得注意的是且如上文所述，可形成由多個此種襯底組成的復合多層結構，其中一個或多個襯底可已經具有作為其一部分的通孔而其他襯底不具有通孔且在對準和層壓后在最終結構中提供通孔。這些隨后提供的通孔可延伸穿過最終結構的整個厚度及/或僅占據其中的一預定深度。也可形成具有數個不帶有預先形成通孔的電路化襯底的多層結構且，在層壓后在最終結構中提供這種全部深度或部分深度的通孔。更進一步，本文中所形成的此種最終結構可由其中各具有一個或多個通孔的單獨電路化襯底形成，其中襯底被對準以使通孔對準，然后進行粘結(層壓)。所合成的多層結構將包括數個對準的通孔及可能包括其它內部形成的通孔(內部“通路”)。
本文中所用術語“電路化襯底組合件(circuitized substrate assembly)”意在包括一粘結構造中的至少兩個此等電路化襯底，一粘結實例是所屬技術領域習知的傳統層壓程序，而另一實例是使用導電膏沿導體(例如通孔)的一共用圖案耦接兩個已形成的襯底。
本文中使用的術語“電子組件(electronic component)”意指諸如半導體芯片、電阻器、電容器及類似組件，該等組件適合定位在諸如PCB等襯底的外部導電表面上并可使用(例如)PCB的內部及/或外部電路電耦接至其他組件以及彼此電耦接。
本文中使用的術語“導電膏(electrically conductive paste)”意在包括一可涂施于本文所教示類型的開孔內的可粘結(例如，能夠層壓)導電材料。可粘結導電材料的典型實例是導電膏，例如自E.I.duPont deNemours公司購得的商標牌號為CB-100的填充有銀的環氧樹脂膏、自Ablestick公司購得的Ablebond 8175、和含有瞬變液體導電粒子或其他諸如金、錫、鈀、銅、合金及其組合等金屬粒子的熱固或熱塑類型的充填聚合物系統。一特定實例是經涂布的銅膏。也可使用設置在一聚合物基質內的金屬涂布聚合物粒子。
本文中使用的術語“粘貼片”意在包括介電材料，例如在傳統的多層pcb結構中使用(例如，通常通過層壓)的傳統的預浸膠材料。其他實例包括產品Pyrolux和液晶聚合物(LCP)或其他自立式薄膜。這些介電粘貼片可以粘貼方式施加在兩個電路化襯底其中一個或兩個上以幫助粘合兩個該等組件。如果需要，也可(例如)通過激光或光成像將這些粘貼片圖案化。值得注意的是，此種粘貼片也可在其中包括一導電平面(包括信號、接地及/或電源)以進一步增加本文所教示的已制成的粘結產品的電路密度。此種粘貼片可通常為5至8密爾(千分之一)厚。
本文中使用的術語“電組合件”意指至少一個本文所定義的電路化襯底與至少一個與之電耦接且形成所述組合件一部分的電組件間的組合。習知此種組合件的實例包括包含一半導體芯片作為所述電組件的芯片載體，所述芯片通常定位在所述襯底上并耦接至所述襯底外表面上的布線(例如，襯墊)或使用一個或多個通孔耦接至內部導體。或許人們最熟知的此種組合件是常規的pcb，其具有諸如電阻器、電容器、模塊(包括一個或多個芯片載體)等安裝在其上面且耦接至所述pcb內部電路的數個外部組件。
本文中使用的術語‘信息處理系統’將指主要設計用于計算、分類、處理、發射、接收、檢索、起始、切換、存儲、顯示、顯現、測量、探測、記錄、復制、處理或利用任何形式的信息、情報或數據供用于商業、科學、控制或其他目的的任何儀器或儀器組合。實例包括個人計算機及諸如服務器、大型計算機等較大的處理器。此種系統通常包括一個或多個pcb芯片載體等作為其一組成部分。例如，一通常使用的pcb包括安裝在其上面的復數個各種組件，例如芯片載體、電容器、電阻器、模塊等。一此類pcb可被稱作一“母板”，而可使用適當的電連接器將各種其他的電路板(或插件)安裝在所述母板上。
在圖1和圖2中，分別顯示了多層部分20及20’的兩個實施例，當所述多層部分粘結至另一多層部分時，將形成上文列出的母專利申請案中所標明的本發明一優選實施例的所述電路化襯底(母專利申請案中所參考的實例是一印刷電路板)。相應地，部分20及20’在本文中將被界定為第二部分而其他部分將被稱為第一(或基座)部分。應了解，根據本發明的廣闊方面，至少一個第二部分被粘結至所述第一部分以使該第二部分大體沿著最終產品的外部部分定位。也應了解，可將一個或多個此類第二部分粘結至所述基座(第一部分)，包括粘合至如圖3-6所描述的基座的對置側上。最值得注意的是，本文中所界定的第二部分特定設計用于在諸如芯片模塊或甚至是安裝(例如釬焊)至及/或以其他方式電耦接至第二部分的簡單單獨芯片等電子組件之間提供高頻(高速)連接。重要的是，所述第一部分或基座部分將不一定需要此種能力而是以多數當前pcb所使用的常規方式形成，在上文所列文獻中描述了許多此種pcb。因此，本發明允許利用習知的pcb制造技術來生產性能大大增加的合成結構以便能夠以比迄今所能達到的速度更高的速度連接固定在其上的電子組件。在迅速擴張的pcb技術中此種連接被認為是必需的，其主要原因是對此類組件要求在相應增加。因此，母專利申請案中所界定的本發明提供了該技術中重大進步。相對于母專利申請案中同樣關于襯底形成的教示，應進一步了解，所述教示適用于與本文中本發明的教示相關的許多方面。最重要的是，與母專利申請案中所教示的層形成(包括電路化)、層及襯底層壓、通孔形成等相關的教示同樣適用于本發明。
在圖1中，顯示多層部分20包括一在一優選實施例中用作電源平面的中心導電平面21。平面21由兩層介電材料23包圍，其因兩層均粘結(層壓)至平面21上而在圖中顯示為一連續結構。附加的導電平面25及27位于介電材料23的外表面上，其在母專利申請案的一優選實施例中包含一系列信號線。因此，部分20可簡單地被稱為2S1P結構，意思是其包括兩個信號平面及一個電源平面。也提供導電通孔29以連接上部信號平面25與下部平面27。在一優選實施例中，所述導電通孔是一使用習知技術形成的電鍍通孔(pth)。部分20的形成是使用習知的pcb程序完成的，包括層壓上文提及的介電層及沉積(例如電鍍)外部信號平面。因此相信不需要進一步的工藝闡述。
如上文所提及，當結合另一多層部分形成部分20以形成一最終襯底結構時，將部分20設計用于在與之耦接的電子組件之間提供高速(高頻)連接。因此，為提供此種高速連接，母專利申請案中所界定(且在本發明中可使用)的部分20(及20′)中的單獨信號線較佳具有約0.005英寸至約0.010英寸的寬度及0.0010至約0.0020英寸的厚度。兩個發明中的相應介電層也各自具有較佳約0.004英寸至約0.010英寸的厚度，或更具體地說，保證所期望信號線阻抗所需的厚度。平面21、25及27所用的材料較佳為銅，但可使用其他導電材料。優選介電材料23是一種低損耗電介質，一個實例是可從位于New Hampshire West Franklin的Cookson Electronics公司購得的polyclad LD621。其他材料包括可從位于NewYork Newburgh的Park Nelco公司購得的Nelco 6000SI及可從位于ConnecticutRogers的Rogers公司購得的Rogers 4300。這些材料具有低介電常數及損耗因子以為所述結構提供最佳操作能力。其他具有≤0.01及較佳小于＜.005的介電損耗的材料將適合用于部分20和20’二者。也可使用上文中同樣討論過的介電材料來代替這三個實例所描述的介電材料。
應了解，上述厚度及所界定的材料并非意欲限制母專利申請案的發明及本發明的范圍，因為只要達到本文中所教示的所期望結果，也可使用其他厚度和材料。在一個實例中，當使用上述厚度、寬度及材料，可提供能夠以一約3至約10gps范圍內的信號頻率傳送信號的第二部分20(及20’)。這也并非意欲限制本發明，因為對一個或多個上述材料、參數等做相對不大的修改，更高的頻率(例如12gps)也是可能的。根據一個實施例，所產生的所界定部分20的總厚度小于約0.140英寸。
盡管不是母專利和本發明的一必需要求，用于導電平面和介電層的上述寬度和厚度通常將比部分20及20’將要粘結的基座或第一多層部分的寬度和厚度要厚。也就是說，基座部分將通常包括更小厚度和寬度尺寸以用于其中所使用的導電平面及電介質，此種寬度、厚度及材料是今天所使用的習知PCB結構的典型寬度、厚度及材料。因此，不需要做進一步的闡述。
圖3圖解說明母專利申請案中教示的印刷電路板30的一個實施例，其中利用了兩個第二部分20，所述第二部分的每一個位于一共用第一多層部分31的對置側上。為簡化起見，將第一部分31顯示為一其上包括外導電層33及35的單一介電層。在一個實施例中，取決于最終板30的操作要求，層33及35是電源或接地平面。在一優選實施例中，部分31包括位于其中的數個(例如，二十)信號、地及/或電源能力的導電平面及相應復數個(例如，十九)介電層。在其最簡單形式中，部分31(及圖4-6中的31’)包括以第一高速頻率沿其傳送信號的至少一個信號平面。如先前所指示，第一多層部分31中使用的導電平面及介電層通常是在傳統pcb中所利用的導電平面及介電層。因此，在一個實例中，部分31可包括具有約0.003英寸至約0.010英寸寬度及0.0005英寸相應厚度的導電信號線。介電層各包括一約0.003英寸至約0.010英寸的初始厚度。具有此種多層結構的第一部分31被層壓到一起以粘結數個導電介電層來形成所述第一部分31。此外，以類似方式形成第二部分20作為上文所述的獨立、多層子組合件。在下一步驟中，將介電層41(例如，傳統預浸膠材料)添加至中間第一部分31的對置側且將另一個介電層43添加至第一部分20的最外部表面的每一個上。現使用標準的層壓處理工藝層壓該結構，以形成單一、多層電路化襯底組合件(在母專利中該實例是一多層pcb)。由于上述及本文中所解釋的結構特性，至少第二部分20和20’中的某些信號平面可提供比至少傳統第一部分31和31’中的某些信號線頻率更高的信號傳送。在母專利申請案中所教示的一優選實施例中，與其將粘結的第一部分的信號層相比，外部部分中的所有信號線具有此種更優越的能力。從下文中可了解，這并不是本發明的一必需要求，在本發明中，所有信號可以相同或幾乎相同的頻率穿過所述電路化襯底。
為訪問每個部分20上的一個或多個外部導電平面，在外部介電層43中提供開孔45。此較佳地通過所屬領域中習知的激光或光印操作來完成。移除所述介電材料之后，在圖3中結構的對置側上(包括電介質的開孔中)添加一外部導電層51。在此時，在印刷電路板30上提供耦接至部分20的信號線的用于電組件的連接，這依次將保證高速信號沿著這些信號線(包括每個部分20的上下表面上的信號線)傳送至在(例如)圖3中觀察者左邊也耦接至相同部分20的電路的第二電組件(未顯示)。如圖3所示，此種連接也可通過導電材料51中的開孔提供。
在圖3中應了解，兩個或兩個以上電組件(例如芯片載體、電容器、電阻器或僅半導體芯片)可安裝在pcb30的每一個對置側上且與高頻信號耦接在一起。因此，母專利申請案中發明的pcb及本文所教示的電路化襯底及襯底組合件能夠獨特地耦接其對置表面(或如果需要，相同側)的高速組件以保證完成的pcb(襯底子組合件)及組件組合件所具有的操作能力遠高于所屬技術領域內迄今習知的操作能力。
對于附加耦接，也可添加另一層介電材料55以覆蓋導電平面51，在這種情況下，與開孔45中導電材料51的連接可通過圖3中類似的開孔和導電材料61來完成，以電耦接pcb 30一側上的組件。可利用電鍍通孔(pth)71以延伸穿過pcb 30的整個厚度，如圖3中右邊所示。此一通孔可使用傳統技術形成且將包括(例如)位于其表面上的一薄導電材料(例如，銅)電鍍層。如果需要一導電引腳或類似組件，也可使用該通孔來容納此一附加組件。所述pth 71也可耦接一個或多個組件至第一部分31中的內部導電平面。
圖3中以陰影圖解說明一個電組件的實例。如上文所提及，此一組件可包括一電子模塊(芯片載體)或僅包括一個使用焊錫球79耦接至導電材料61(或另一選擇為，假如不利用材料61，則直接耦接至材料51上)的半導體芯片77。另一選擇為，此一組件可包括一凸出的金屬引線，該凸出的金屬引線又將連接(例如釬焊)至材料61。此類組件及連接手段在所屬技術領域內已為人們所習知，相信不需要做進一步的闡述。
回到圖2，部分20’包括與圖1中部分20的組件類似的組件但代表使用本文及母專利申請案中的教示來形成一多層結構的一替代實施例。部分20’包括位于其中且作為其一部分的2S1P部分20。在部分20的對置表面上添加介電層81，隨后施加(例如通過電鍍)導電層83。如圖所示，導電層83較佳為接地或電源平面且由一電鍍通孔85耦接在一起。如同部分20，在所述第二部分中利用數個此種通孔來提供此種連接。為圖解說明目的，在圖1和圖2中僅顯示了一個通孔，但依據圖9中的實施例顯示及更詳細描述了更多通孔。較佳地，介電層81具有與部分20中使用的低損耗介電層類似的材料。如同部分20，使用傳統層壓處理工藝組合部分20’的各個層。
在圖4中，顯示了兩個第二多層部分20’粘結至一共用中間多層第一部分31’，在母專利的一優選實施例中且如上文所述，其包括數個內部導電平面(未示出)，所述內部導電平面由相應數量的單獨介電層(也未顯示)粘結在一起以形成多層電路化襯底組合件(在母專利申請案中稱為pcb)的元件。由于在最終粘結操作期間需要更少的層壓步驟，因此，圖2的實施例代表生產最終PCB(圖4中的30’)的更簡單手段。也就是說，僅需要層壓圖4中所顯示的三個先前形成的多層結構20’及31’。同樣，根據本發明的更廣闊方面，值得注意的是可僅將一個外部部分20’粘結至下面的傳統pcb 31’。完成層壓后，可使用類似于圖3中為提供開孔45和導電材料51所定義的技術將一外部介電層55’添加至所述結構且在其中提供一導電開孔51’。如果需要，電鍍通孔85可將連接至材料51’的任意組件耦接至部分20’的頂及/或底層。為耦接PCB 30’的最外部表面，類似于圖3中的通孔71提供一共用通孔71’。較佳地，此一通孔將包括與圖3中的電鍍導電材料類似的電鍍導電材料73’。
更重要的是，通孔71及71’可分別用于將一個或多個電組件電耦接至第一多層部分31及31’的內部布線，由此提供這些組件與中間結構之間的直接電連接。因此，除這些組件耦接至整個結構的基座或第一部分的內部導電平面外，本發明還提供保證在所述板的一側上組件之間耦接的獨特能力。此種雙重耦接代表本發明的一個重要方面，因為它導致最終產品具有比迄今習知的產品更大的操作能力。
在圖5及圖6中，分別顯示了母專利申請案發明的兩個替代實施例30”和30。圖5中pcb30”的結構類似于圖4中所顯示的結構，但添加了一個從一個外表面延伸至部分20’的一個導電平面的導電通孔91。因此，除上文所定義的耦接附加電子組件外，也可耦接帶引腳的組件(即圖5及圖6中顯示的引腳93)。在圖6的實施例中，提供了一穿過部分31’及較低部分20’的延長開孔95。提供開孔95的原因是為插入引腳93提供合適的間隙。與傳統的“背鉆”方法形成對比的是，在最終層壓前在31’及20’上預先形成(鉆制)開孔95以消除pth未使用的部分。背鉆可移除PTH銅層的一部分。當處理高速信號時，此減小了pth的電容效應。除提高了制成產品的可能增加的可靠性因子外，背鉆被認為相對昂貴且通常難于實施，從而也增加與所形成的產品相關的成本。母專利申請案中的結構及圖9中所教示并作為本發明一部分的結構不需要背鉆并取得了相同的效果。
圖7和圖8描述了母專利申請案中發明的另一方面的一第二部分20″的一實施例。可理解，圖8是沿著圖7中線8-8截取的剖視圖，且用于圖解說明部分20″的上表面上導體的相應寬度的一實施例。圖中也顯示了位于更寬寬度導體的相應末端的通孔。在此種布置中，更寬寬度導體101用作信號線以互連位于其對置末端的電鍍通孔103。作為比較，較窄寬度信號線105以成對關系在相應外部較寬線路101對之間延伸。在一個實施例中，線路101可具有從約0.003英寸至約0.012英寸的寬度，而相應的內部較窄線路可各具有從0.002英寸至約0.010英寸的寬度。這些線路間隔開一約0.003英寸至約0.012英寸的距離。在成對較窄信號線105的對置側上提供較大寬度線路101的目的是提供適當的跡線阻抗控制及信號屏蔽以最小化耦接在信號線中間的噪聲。在圖8中可看到，這些信號線定位在部分20″的對置側上，而位于一中間導電(例如，電源)平面106外部的較窄信號線105則耦接至中心pth 103。此種布置提供了一連續參考平面的有利特征，其可提供最大的信號屏蔽。此實現了亞組合物更簡化的結構，也實現了帶有Z連接的可具有不同電介質厚度的部分；例如，快信號對慢信號。
在圖9中，顯示了根據本發明一實施例的一多層高速電路化襯底組合件121。組合件121包括至少兩個(及較佳多個)單獨電路化襯底123，125及127，其每一個均具有其中交替定位有電子導電層130的多個電介質層128。與上文所界定的部分20及20’中的導電層130相類似，導電層130通過中間介電層128彼此電絕緣。每個襯底中包括復數個通孔，其可以是上文所提及的三種類型中的一種或多種。例如，中間襯底125中包括多個電鍍通孔131及多個埋入式(內部)通路133，而襯底123包括多個電鍍通孔131及一個盲通路135。襯底127包括多個電鍍通孔131及兩個埋入式通路133。所顯示的通孔數目僅用于圖解說明且應了解每個襯底可包括多于圖解說明的數個通孔。所圖解說明的導電層及介電層的數目也是同樣情況。在本發明的一個實例中，每個襯底123、125及127可包括從二至十二個介電層128，從三至十三個導電層130，及從約兩萬至五萬所示類型的通孔，后者表明可使用本發明的教示達到相對高的密度。如上文所提及，可在粘結(層壓)至其他襯底之前形成其中帶有一個或多個通孔的襯底。另一選擇為，在電鍍通孔的情況下，所述襯底可被層壓到一起以形成圖9中的組合件且至少某些所提供(例如，使用機械鉆孔或激光)的此類孔穿過所述組合件的整個厚度。因此這三種通孔布置的數種組合是可能的且在所屬領域技術人員所通曉的范圍內。
在圖9的實施例中，應了解一中間介電層135將第一電路化襯底123與中間電路化襯底125分隔開來，第三電路化襯底127和中間襯底125也是如此。此中間介電層較佳是上文所定義的粘貼片且因此在相應的襯底之間提供一介電層。為電連接所圖解說明的電鍍通孔131的暴露末端，較佳使用一定數量的導電膏137。在圖9中，使用兩個此數量的導電膏以提供襯底123和125之間的兩個連接而僅使用一個此數量的導電膏來電連接襯底125與襯底127。提供此導電膏連接數目僅用于圖解說明目的且并非意在限定本發明，因為根據制成品的最終操作要求可制作數種其他類型的導電膏連接。例如，可以將襯底123中最左端的電鍍通孔131與襯底125中緊在其下面的電鍍通孔相耦接。當然，此種連接對于使信號由一個襯底傳送至其他襯底是必需的。在圖9所圖解說明的實例中，不期望在此最后的位置傳導信號且因此未提供一連接。
如同在上文所引用的母專利申請案中所界定的發明中，本發明的范圍涵蓋在外部襯底123及127中傳送的信號的頻率可比在中間襯底125中傳送的信號的頻率大，反之亦然。可以理解，外部襯底中的一個或兩者都可直接耦接至諸如芯片載體及/或半導體芯片的外部組件。圖9中以陰影部分地顯示了兩個此種組件(芯片載體14)且僅位于上部襯底123的一側(上側)上。如果期望耦接所示側上的元件，組合件121將擁有在外部襯底123(及127，如果組件安裝所述襯底上的話)以比中間襯底125中更高的速度及因此更大的頻率傳送信號的能力。如上所述，本發明的范圍涵蓋耦接對置側上的組件且因此為外部襯底提供類似的高速頻率能力。在此種結構中，這些外部組件將被彼此耦接在相同側上，而如果期望將相對定位的組件彼此耦接在一起，也可形成中間襯底使其具有高速能力。組合件121是獨特能夠提供所有這些可能耦接組合的組合件。值得注意的是，使用一低于高速的中間襯底使得能夠提供一較低成本的組合件121，因為中間襯底可由傳統的非高速信號及電源層組成，從而與制作高速襯底所利用的工藝相比其成本降低。
組件140(不管是芯片載體、半導體芯片、或類似組件)較佳地使用上文所界定的焊錫球(現在由數字143代表)耦接至相應的導電襯墊141。假如利用對置側組件(未顯示)，那么也優選使用此種連接。本文中所定義的電路化襯底組合件121基本上利用其整個厚度(所有三個襯底123、125及127)以電耦接上側的兩個或兩個以上此種組件。下文圖解說明的實例即用于此目的。
如上所述，當高速信號穿過組合件121時，圖9中的每個電路化襯底123、125及127能夠傳送此些高速信號。在圖9中，出于解釋之目的，描繪四個信號A-D作為這些信號如何在組合件121中從一個組件140傳送回另一組件140的實例，不管在多層襯底組合件上第二組件140是緊靠第一組件還是以更大距離安裝。現解釋如何實現此種耦接的實例。圖中顯示信號A從圖9左邊的組件140向下傳送穿過盲通路通孔135并沿一信號平面傳送至另一相應通孔(未顯示)，然后傳送回另一組件140。如所具體看到的那樣，信號A利用了電鍍盲通孔的最大長度且沒有能引起信號衰減的通孔“短線”。類似地，信號D從右邊組件140向下傳送至襯底123中的第一信號層，然后傳送至相應的其他導體，其中可能包括另一盲電鍍通孔(未顯示)，在此通孔處信號向上返回至另一組件或甚至返回至同一組件140上的另一觸點。
當使用基本上在組合件厚度內傳送的信號時，信號B和C或許代表了通孔短線基本上消除的最好說明。圖中顯示信號B從組件140的左邊導體向下傳送穿過襯底123的整個厚度及中間襯底125中電鍍通孔131的幾乎整個長度。然后，信號B沿著襯底125較低信號平面傳送至觀察者左邊，且向上穿過相鄰的電鍍通孔134到達襯底125的最上部信號層。在這種情況下，信號B然后穿過內部通路通孔133向下傳送至襯底125中的第二信號層。在此行程期間，信號B基本上傳送穿過每個電鍍通孔的最大長度以減小短線。可以看到圖9所示信號B傳送穿過其中的每個通孔僅剩下電鍍通孔的一較小長度。另一選擇為，信號B可沿著襯底125中的較低信號平面傳送且傳送至相鄰的內部通路通孔133，然后在內部通路通孔133處從襯底125的較低表面向上傳送至第二信號平面。這樣也基本上消除了短線干擾，因為僅利用了整個電鍍通孔131的一小部分。因此，此處的短線減小比上文所述的信號B的替代路徑中的短線減小大。
圖中顯示信號C基本上傳送穿過組合件121的整個厚度且從電鍍通孔131(形成一個連續通孔)傳送至形成于襯底127中的最低信號層。然后，圖中顯示信號C傳送至圖9中右邊的內部通路133，在內部通路133處向上傳送至襯底127中的第二信號層。因此，信號C的傳送實際上沒有短線損耗，因為對齊的襯底中的共用電鍍通孔僅剩下一最小的短線長度。重要的是，未用于信號C傳送的通孔131剩下的短線并不比同樣用于承載信號的信號線的一個線路(跡線)寬度更長。組合件121中的剩下的信號路徑也是如此。
因此，可看到形成組合件121一部分的每個電路化襯底123、125及127提供通過其中的實際上不發生短線損耗的高速信號傳送。此種獨特能力通過下述方式來實現為傳送穿過所述襯底的信號提供新的且獨特的選路路徑，以使這些信號基本上利用信號傳送穿過其中的每個通孔的全部長度，而重要的是不沿著比所需要的長度更長的通孔長度傳送。在這些路徑中的某些路徑中，不利用每個通孔的僅一小部分(不長于一線路寬)，因此基本上消除了信號損耗。在大多數路徑中，使用整個長度。使用上述各種通孔、傳統電介質及導電層及用于將各種電路化襯底粘合在一起的替代手段來實現本文中所教示的獨特傳送。在圖9的實例中，當使用導電膏耦接相應的通孔且因此耦接相鄰的襯底時，也仍可達到這些速度。應了解本文中圖解說明的信號傳送僅是代表性的而非限定本發明。使用本文中的教示可容易地得到數種通孔和信號平面的其他組合。
本發明的范圍還涵蓋提供其中帶有導電膏以保證增強的信號傳送的通孔。類似于導電膏137的此種導電膏可被定位在相應的通孔中且然后使用上文所提及的層壓步驟將包含這些通孔的襯底彼此粘結。假如要形成其中隨后還設置穿過所述組合件整個長度的電鍍通孔的組合件121，隨后也可為本文中所定義的目的在此種隨后形成的電鍍通孔中放置導電膏。也應了解，在本發明的更廣闊方面中，一電路化襯底組合件可僅包括兩個單獨的襯底(即123和125)。
圖10圖解說明兩個可使用本發明教示形成的電組合件的實例。一個組合件(多層高速電路化襯底組合件121)包括一pcb 122及一芯片載體124，所述芯片載體124(其上具有半導體芯片140’)代表第二高速電路化襯底組合件。載體124包括其自身的襯底組合件121’及使用本文中所界定類型的傳統焊錫球143安裝其上的至少一個半導體芯片140′。類似地，焊錫球143用于將電路化襯底組合件121′耦接至pcb 122。因此，使用本發明的教示可提供從芯片140′至pcb 122及其他電組合件或僅僅是安裝在pcb 122上的組件(未示出)的高速信號。如上所述，使用電路化襯底組合件121′的優選組合件也被稱作芯片載體且通常包括使用導電膠151熱耦接至芯片的附加元件，例如散熱器150。可提供一對間隔片153以確保散熱器的定位，這些間隔片153也使用合適的粘合膠155粘結至載體襯底的上表面。圖10中顯示的芯片載體僅用于圖解說明目的，因為其他形式的芯片載體在所屬技術領域已為人們所習知且在本發明的范圍內。一種眾所熟知的此種芯片載體由本發明的受讓人以HyperBGA(HyperBGA是EndicottInterconnect Technologies公司的注冊商標)芯片載體的名稱售出。相信不需要再做進一步的闡述。
圖11圖解說明根據本發明一實施例的一信息處理系統201。如上文所定義，信息處理系統201可以是一個人計算機、大型計算機、計算機服務器或所屬技術領域內的其他種類的信息處理系統。通常，此種系統利用一其中定位有系統功能組件的機箱203。如本文中所定義，一個此種功能組件可以是一個包括一多層電路化襯底組合件的電組合件或(如果可能)僅是一個其上定位有一個或多個電組件并作為其一部分的電路化襯底。圖11的實施例中顯示包括其上安裝有圖10所示的芯片載體124的圖10所示的電路化襯底組合件121，該整個組合件在圖10和圖11中均用數字160來說明。如上所述，圖11中的多層電路化襯底組合件121也較佳包括安裝在其上面的數個附加電組件。相信不需要再做進一步的闡述。
因此本文顯示及描述了電路化襯底及多層電路化襯底組合件，及制作所述襯底的方法及適合使用所述襯底的產品，其除了將各種組件耦接至襯底的內部導體及/或位于其對置側上的組件(如果需要)外，還提供各種組件(例如芯片載體及/或半導體芯片及位于同一表面上的其他電組件)的高速連接。在其最簡單形式中，本文所教示的電路化襯底包括一個帶有復數個介電層和導電層及復數個通孔的襯底。在其最簡單形式中，多層電路化襯底組合件包括至少兩個粘結在一起以形成最終多層結構的電路化襯底，該最終多層結構本身將包括復數個被認為是耦接相應的導電層且保證所需信號高速傳送所必需的通孔。在其最簡單形式中，本文所教示的信息處理系統將包括至少一個電路化襯底及一個組件，但應了解在許多情況下，所述系統將利用襯底組合件以提供更強的高速耦接能力。本文所界定的發明能夠耦接襯底的一單一側上的組件，也能夠耦接對置側上組件。本文所教示的用于生產此一結構的方法具有成本有效性且在襯底(尤其是pcb)制造領域的技術人員的能力范圍內。因此，本發明可以對最終消費者而言相對低的成本進行生產。
雖然本文已顯示和闡述了本發明當前的較佳實施例，但該領域的技術人員可明顯看出，可在不背離由隨附權利要求所界定的本發明范圍的前提下對本發明做各種改變和修改。
權利要求
1.一種高速電路化襯底，其包括復數個導電層；復數個介電層，其交替定位在所述導電層的所選擇對之間且使所述導電層彼此電絕緣；復數個通孔，其間隔定位在所述襯底中并延伸穿過所述介電層和所述導電層中的所選擇層，以將所述導電層中的所選擇層電互連至所述導電層中的另一個層以允許電信號在所述互連導電層之間傳送，所述電信號穿過所述通孔的最大長度以便基本上消除由通孔短線引起的信號損耗。
2.如權利要求1所述的高速電路化襯底，其中所述電信號能夠以一約3.0至約10.0吉比特/秒的速率穿過所述襯底。
3.如權利要求1所述的高速電路化襯底，其中導電層的數目從約三個至約十三個、介電層的數目從約兩個至約十二個、且通孔的數目從約兩萬至約五萬個。
4.如權利要求1所述的高速電路化襯底，其中所述襯底中的所述通孔包括內部通路、盲通路及電鍍通孔的一組合。
5.一種制作一高速電路化襯底的方法，所述方法包括提供復數個導電層；提供復數個介電層且將所述介電層中的所選擇層交替定位在所述導電層中的所選擇對之間以使所述導電層彼此電絕緣；在所述襯底中以一間隔取向方式形成復數個通孔，以使所述復數個通孔延伸穿過所述介電層及所述導電層中的所選擇層以將所述導電層中的所選擇層電互連至所述導電層中的另一個層，從而允許電信號在所述經互連的導電層之間傳送，所述電信號穿過所述通孔的最大長度以基本上消除由通孔短線引起的信號損耗。
6.如權利要求5所述的方法，其進一步包括將所述復數個導電層與所述復數個介電層粘合在一起。
7.一種電組合件，其包括一高速電路化襯底，其包括復數個導電層；復數個介電層，其交替定位在所述導電層中的所選擇對之間且使所述導電層彼此電絕緣；復數個通孔，其間隔定位在所述襯底中且延伸穿過所述介電層及所述導電層中的所選擇層以將所述導電層中的所選擇層電互連至所述導電層中的另一個層，從而允許電信號在所述經互連的導電層之間傳送，所述電信號穿過所述通孔的最大長度以基本上消除由通孔短線引起的信號損耗；及至少一個定位在所述電路化襯底上且電耦接至所述電路化襯底的電組件。
8.如權利要求7所述的電組合件，其中所述電信號能夠以一約3.0至約10.0吉比特/秒的速率穿過所述襯底。
9.如權利要求7所述的電組合件，其中所述導電層的數目從約三個至約十三個，所述介電層的數目從約兩個至約十二個、且所述通孔的數目從約兩萬至約五萬。
10.如權利要求7所述的電組合件，其中所述襯底中的所述通孔包括內部通路、盲通路及電鍍通孔的一組合。
11.如權利要求7所述的電組合件，其中所述至少一個電組件包括一半導體芯片。
12.如權利要求7所述的電組合件，其中所述至少一個電組件包括一芯片載體。
13.一種信息處理系統，其包括一機箱；一高速電路化襯底，其定位在所述機箱中且包括復數個導電層；復數個介電層，其交替定位在所述導電層中的所選擇對之間且使所述導電層彼此電絕緣；復數個通孔，其間隔定位在所述襯底中且延伸穿過所述介電層及所述導電層中的所選擇層，以將所述導電層中的所選擇層電互連至所述導電層中的另一個層，從而允許電信號在所述經互連的導電層之間傳送，所述電信號穿過所述通孔的最大長度以基本上消除由通孔短線引起的信號損耗；及至少一個定位在所述電路化襯底上且電耦接至所述電路化襯底的電組件。
14.如權利要求13所述的信息處理系統，其中所述信息處理系統包括一個人計算機。
15.如權利要求13所述的信息處理系統，其中所述信息處理系統包括一大型計算機。
16.如權利要求13所述的信息處理系統，其中所述信息處理系統包括一計算機服務器。
全文摘要
本發明揭示一種電路化襯底，其包括復數個導電層和介電層且還包括復數個位于其中的用于將高速信號(例如)從安裝在所述襯底上的一個組件傳送至另一組件的導電通孔。所述襯底利用一信號選路模式，該模式在任何可能的地方使用每個通孔的最大長度，以借此基本上消除由通孔“短線”諧振引起的信號損耗(噪聲)。本發明還提供一種使用多于一個電路化襯底的多層電路化襯底組合件、一種使用電路化襯底及一個或多個電組件的電組合件、一種制作所述電路化襯底的方法及一種包括一個或多個電路化襯底組合件及附屬組件的信息處理系統。
文檔編號H05K3/46GK1758830SQ20051010583
公開日2006年4月12日 申請日期2005年9月23日 優先權日2004年9月30日
發明者本森·陳, 約翰·M·勞弗爾 申請人:安迪克連接科技公司