專利名稱：改進了的集成電路結構的制作方法
技術領域：
本發明一般涉及到電子封裝，更確切地說是涉及到有機半導體芯片載體及其制作方法。
隨著工業界對小型化高性能半導體封裝件的需求的增長，對制造具有高密度連接的可靠器件的需求變得越來越重要。換言之，在盡可能小的面積上生產具有盡可能多的芯片連接的器件，是主要目的之一。同樣重要的是生產能夠提供恰當“引線引出”能力的結構，以利用高密度連接的優點。
圖1示出了相關技術半導體芯片載體10的剖面圖。載體10包括接地平面12、接地平面12二側上的第一介電層14、各個第一介電層14上的信號層16、各個信號層16上的第二介電層18、各個第二介電層18上的電源芯線20、以及各個電源芯線20上的第三介電層22。載體10具有多個鍍銅的通孔24，其中銅鍍層在載體10的表面上形成“人字形”連接焊點28。重新分布層30覆蓋著載體10的表面。重新分布層30包含接觸區34，它方便了半導體芯片(未示出)通過互連(也未示出)電連接到鍍敷通孔24的人字形連接焊點28的電連接。
圖2示出了相關技術半導體芯片載體10的俯視圖。人字形連接焊點28占據了載體10表面區域的大部分。這是由于其上安置互連的互連接觸區34偏離鍍敷通孔24。結果，各個載體10的鍍敷通孔24和互連的密度受到限制。
此外，由于芯片載體、芯片、和其間的互連之間熱膨脹系數的差異，在熱循環過程中，半導體封裝件內出現內應力，最終可能導致器件失效。
結果，在工業界就需要一種更可靠而緊湊的半導體器件。
本發明提供了一種更可靠的具有高密度鍍敷通孔間距和芯片連接的半導體芯片載體及其制作方法。
本發明的第一一般情況提供了一種互連結構，它包含襯底；位于襯底內的鍍敷通孔；襯底第一和第二表面上的重新分布層；以及重新分布層中選擇性地位于鍍敷通孔上并電連接鍍敷通孔的通道孔。這一情況使半導體芯片能夠具有更高的鍍敷通孔和芯片連接密度。這一情況提供了其中包含芯片連接焊點的直接位于鍍敷通孔上的通道孔，從而無需常規的人字形構造。這一情況還提供了額外的引線引出能力以利用提高了的鍍敷通孔和芯片連接密度，亦即，額外的成對信號平面和額外的成對電源平面。這一情況還提供了重新分布層，由于材料選擇和將第二成對電源平面直接置于重新分布層下方而有抗疲勞性。由于第二成對電源平面的粗糙表面，重新分布層與下方襯底的粘合強度得到了提高。此外，第二成對電源平面起備用層作用，防止了起源于重新分布層內的裂縫通過載體傳播。而且，這一情況提供了直接通道孔連接而無需鍍敷的通孔。
本發明的第二一般情況提供了一種制作半導體芯片載體的方法，它包含下列步驟提供其中具有鍍敷通孔的襯底；在襯底的第一和第二表面上淀積重新分布層；以及在重新分布層中制作選擇性地位于鍍敷通孔上并電連接鍍敷通孔的通道孔。這一情況提供了一種制作具有與第一情況相似的優點的半導體芯片載體的方法。
本發明的第三一般情況提供了一種半導體芯片載體，它包含其中具有鍍敷通孔的襯底；以及襯底第一和第二表面上的抗疲勞重新分布層。這一情況提供了與第一情況相似的優點。
從下列對本發明實施方案的更確切的描述中，本發明的上述和其它特征將顯而易見。
下面參照下列附圖來詳細描述本發明的具體實施方案，其中相似的符號表示相似的元件，且其中圖1示出了相關技術的半導體芯片載體的剖面圖；圖2示出了相關技術的半導體芯片載體的俯視圖；圖3示出了根據本發明第一實施方案的半導體芯片載體的剖面圖；圖4示出了根據本發明第一實施方案的其中具有通孔的半導體芯片載體的剖面圖；圖5示出了根據本發明第一實施方案的其中具有鍍敷通孔的半導體芯片載體的剖面圖；圖6示出了根據本發明第一實施方案的其上具有組合電源芯線的半導體芯片載體的剖面圖7示出了根據本發明第一實施方案的其上具有重新分布層的半導體芯片載體的剖面圖；圖8A示出了根據本發明第一實施方案的其上具有連接焊點的半導體芯片載體的剖面圖；圖8B示出了根據本發明第一實施方案的其上具有連接焊點的鍍敷通孔的放大剖面圖；圖8C示出了根據本發明變通實施方案的其上具有連接焊點的鍍敷通孔的放大剖面圖；圖9示出了根據本發明第一實施方案的半導體芯片載體的俯視圖；而圖10示出了根據本發明第二實施方案的其中具有掩埋鍍敷通孔的半導體芯片載體的剖面圖。
雖然將詳細描述本發明的某些實施方案，但應理解的是，可以作出各種各樣的改變和修正而不偏離所附權利要求的范圍。本發明的范圍決不局限于組成元件的數目、其材料、其形狀、其相對安排等，而僅僅被公開作為實施方案的例子。雖然附圖被用來說明本發明，但這些附圖不必按比例繪出。
參照附圖，圖3示出了襯底100，它包括接地平面112，最好包含銅-鎳鐵合金-銅(CIC)。用常規層疊技術，將第一介電層114層疊到接地平面112二側。用工業界所知和所使用的常規方法，在各個第一介電層114上制作成對的第一阻抗控制信號層116。第一信號層116最好是銅。用常規層疊技術，在各個第一信號平面116上制作第二介電層118。用常規技術，在各個第二介電層118上制作成對的第一電源平面120。第一電源平面120最好是銅。在各個電源平面120上層疊第三介電層122。用相似于用來制作第一信號平面116的技術，在各個第三介電層122上制作成對的第二阻抗控制信號平面124。第二信號平面124最好是銅。用常規層疊技術，在各個第二信號平面124上層疊第四介電層126。在此例子中，第一、第二、第三和第四介電層114、118、122、126包含Rogers’2300TM(Roger’sInc.)。確切地說，Rogers’2300TM是一種包含硅顆粒填充的PTFE(聚四氟乙烯)材料的電介質。作為變通，第一、第二、第三和第四介電層114、118、122、126可以是諸如環氧樹脂、聚酰亞胺、聚苯撐乙醚之類的任何其它相似的電子層疊材料。
如圖4所示，用常規技術，在各個第四介電層126上層疊成對的第二電源平面128。最好用流體頭腐蝕工藝，將第二電源平面128的表面腐蝕到厚度約為2-9微米，以便保持銅厚度適合于激光鉆孔和電鍍其它銅層。應該指出的是，僅僅為了說明，圖中所示第二電源平面128的厚度被不成比例地放大了。
最好用工業界普遍采用的激光鉆孔工藝，在襯底100中制作多個通孔130(圖4)。然后清洗通孔130，以便清除可能妨礙適當電連接的碎片。再用導電材料，最好是銅，對第二電源平面128和通孔130的表面進行無電鍍。然后，如圖5所示，對通孔130和第二電源平面128進行耐酸銅電鍍，形成鍍敷的通孔(PTH)132。PTH132中的銅鍍層的厚度約為5-20微米，而電源平面128上的復合銅厚度(流體頭腐蝕的銅箔與隨后的耐酸銅電鍍的復合厚度)約為7-29微米。
如圖6所示，電源芯線128被環繞，以便使電源芯線128電隔離于PTH焊點134和136。得到的表面被稱為頂表面金屬化(TSM)133和底表面金屬化(BSM)135。銅表面TSM133和BSM135最好是亞氯酸銅。亞氯酸銅是已經被亞氯酸處理產生粗糙表面，從而增強重新分布層粘合強度的銅(稍后討論)。然后，如圖7所示，在襯底100的TSM和BSM表面133和135上層疊重新分布層138，覆蓋電源芯線并填充PTH132。
重新分布層138最好是諸如Dynavia 2000TM(Shipley Ronal)、聚酰亞胺、PSR-4000TM(Taiyo Ink Co.Ltd.)、VialuxTM(DuPont)之類的介電材料，以及Arlon,Asahi Chemical和其它相似公司制造的其它類似的材料。采用柔性重新分布層138有利于提高襯底100的總體柔性，從而減小與熱循環相關的內應力。
如圖8A所示，在重新分布層138中的PTH132上方，直接激光鉆孔形成多個不通的通道孔或微通道孔140。圖8B示出了微通道孔140相對于PTH132的位置，確切地說是PTH焊點134的放大圖。如所示，微通道孔140可以直接位于PTH132上方。作為變通，如圖8C所示，微通道孔140可以被鉆成稍許偏離PTH132。此時，微通道孔140可以部分地延伸進入PTH130的通孔130中，但通常不應該延伸超過PTH焊點134。
然后用熟知的清洗技術來清洗微通道孔140的過量碎片。用導電材料，最好是銅，對微通道孔140進行無電鍍，再耐酸銅電鍍，以形成芯片連接焊點142。通常形成通過重新分布層138的可控崩塌芯片連接(C4)焊點，作為襯底100第一表面149上的一部分并連接到微通道孔140。在襯底100的第二表面150上制作球柵陣列(BGA)焊點148(圖8A)。
圖9示出了其中具有PTH132的襯底的俯視圖。芯片連接焊點142的通道孔140可以直接制作在PTH132上方并與PTH132配合，從而使半導體芯片(未示出)能夠直接安裝在PTH132上方并與PTH132物理接觸。這種構造取消了相關技術圖2所示的常規人字形構造。結果，可以提高芯片連接焊點142以及PTH132的密度。應該理解的是，PTH132的結構、數量、尺寸和安排僅僅用作例子，決不是用來限制本發明的范圍。
應該指出的是，成對的第二信號平面124和成對的第二電源平面128提供了額外的“引線引出”能力來補償提高了的PTH132和芯片連接焊點142的密度。至此，已經使用了“三平板”電路構成的單一層。如相關技術圖1所示，三平板電路指的是由單一接地平面、成對的信號平面、以及成對的電源平面組成的阻抗控制電路。但本發明提供了額外的成對信號層124和額外的成對電源平面128。這提高了襯底100的阻抗控制引線引出能力，從而充分利用了提高了的PTH132和芯片連接焊點142密度的優點。為了得到所希望的電學數值，各個層的厚度可以分別調整。
應該指出的是，本發明取消了常規使用的分隔重新分布層30與下方電源平面16的額外介電層22(示于相關技術圖1中)。借助于取消額外的介電層，減小了載體的總尺寸。此外，如圖7、8A和10所示，在本發明中，取消額外的介電層使重新分布層138能夠直接應用于第二成對的電源平面128上。這提供了幾個好處。例如，第二電源平面128的粗糙表面增強了重新分布層138與襯底100的粘合強度。將第二電源平面128直接置于重新分布層138下方，也控制了施加在重新分布層138上的應變，從而降低了熱循環過程中疲勞裂縫的勢能和其它與應力有關的問題。此外，第二電源平面128使重新分布層138中的有效熱膨脹系數適中，從而進一步降低了重新分布層138中的疲勞裂縫的勢能。而且，第二電源平面128是備用層。起源于重新分布層138中的疲勞裂縫不太可能傳播通過第二電源平面128，從而降低了器件失效的可能性。可以調整圖形化成部分第二成對電源平面128和電源芯線134的電路的范圍和數量，以提供對銅焊點148的平衡，故盡可能減小了器件的彎曲。
在本發明的第二實施方案中，圖10示出了制作在襯底100內的掩埋PTH146。掩埋PTH146是用相似于上述PTH132的方式制作的。但為了制作PTH146，在淀積襯底100的外層之前進行上述的PTH制作。例如，在層疊第一電源平面120之后，對襯底進行激光鉆孔以形成通孔145。然后清洗通孔145和電源平面120，最好用銅進行無電鍍，再進行耐酸銅電鍍，并環繞以形成掩埋PTH146。在第一電源平面120上層疊第三介電層122，它也填充并覆蓋掩埋PTH146的末端。然后，若有需要，可以繼續上述的有關第一實施方案的工藝，以形成其余的PTH132。掩埋PTH146提供了具有增強的內部電連接的襯底100。
應該指出的是，第二實施方案所述的掩埋PTH146可以結合第一實施方案所述的PTH132使用。作為變通，掩埋PTH146可以具有區別于第一實施方案的其它應用。還應該指出的是，第二實施方案所述的掩埋PTH146的制作僅僅意味著一個例子，決不是對本發明范圍的限制。例如，可以在載體中制作不止一個掩埋PTH146。此外，掩埋PTH146不局限于制作在第一電源平面120之間。
雖然參照上述具體實施方案已經描述了本發明，但顯然，許多變通、修正和變化對于本技術的技術人員來說是顯而易見的。因此，上述的本發明實施方案被認為是示例性的而不是限制性的。可以作出各種各樣的改變而不偏離下列權利要求所定義的本發明的構思與范圍。
權利要求
1．一種互連結構，它包含襯底；位于襯底內的鍍敷通孔；襯底第一和第二表面上的重新分布層；以及重新分布層中選擇性地位于鍍敷通孔上并電連接鍍敷通孔的通道孔。
2．權利要求1的互連結構，其特征是襯底包含接地平面；接地平面第一和第二側上的第一介電層；各個第一介電層上的第一成對的第一信號平面；基本上在各個第一信號平面上的第二介電層；各個第二介電層上的第一成對的第一電源平面；基本上在各個第一電源平面上的第三介電層；各個第三介電層上的第二成對的第二信號平面；基本上在各個第二信號平面上的第四介電層；以及各個第四介電層上的第二成對的第二電源平面。
3．權利要求2的互連結構，其特征是，其中的接地平面包含銅-鎳鐵合金-銅。
4．權利要求2的互連結構，其特征是，其中的第一和第二信號平面是阻抗控制電路層。
5．權利要求2的互連結構，其特征是，其中的第一、第二、第三和第四介電層包含硅顆粒填充的聚四氟乙烯材料。
6．權利要求1的互連結構，其特征是，其中的重新分布層包含抗疲勞介電材料。
7．權利要求1的互連結構，其特征是，其中的通道孔包括部分芯片連接件。
8．權利要求7的互連結構，其特征是，其中的芯片連接件選自可控崩塌芯片連接件、球柵陣列連接件、和回流焊固定連接件。
9．權利要求1的互連結構，其特征是，其中的通道孔偏離鍍敷通孔的中心。
10．權利要求1的互連結構，其特征是，其中的鍍敷通孔包括銅鍍層。
11．權利要求1的互連結構，其特征是，其中的鍍敷通孔還包括填充材料。
12．權利要求11的互連結構，其特征是，其中的填充材料是加固材料。
13．權利要求12的互連結構，其特征是，其中的加固材料是導電材料。
14．權利要求1的互連結構，其特征是，還包括襯底中的掩埋鍍敷通孔。
15．一種制作半導體芯片載體的方法，它包含下列步驟提供其中具有鍍敷通孔的襯底；在襯底的第一和第二表面上淀積重新分布層；以及在重新分布層中制作選擇性地位于鍍敷通孔上方并電連接鍍敷通孔的通道孔。
16．權利要求15的方法，其特征是，還包括制作通道孔中的芯片連接焊點的步驟。
17．權利要求15的方法，其特征是，其中提供其中具有鍍敷通孔的襯底的步驟包括下列步驟通過襯底鉆孔；清洗此孔，以及在孔的內表面上制作導電層。
18．權利要求15的方法，其特征是，還包含用加固材料填充鍍敷通孔的步驟。
19．權利要求18的方法，其特征是，其中的加固材料包含導電材料。
20．權利要求15的方法，其特征是，其中用層疊工藝來執行淀積重新分布層的步驟。
21．權利要求15的方法，其特征是，其中提供其中具有鍍敷通孔的襯底的步驟還包括下列步驟提供接地平面；在襯底中制作第一成對的信號平面；在襯底中制作第一成對的電源芯線；在襯底中制作第二成對的信號平面；在襯底中制作第二成對的電源芯線；
22．權利要求21的方法，其特征是，其中的第一和第二成對的信號平面是阻抗控制電路。
23．權利要求21的方法，其特征是，其中的第二成對的電源芯線直接在部分重新分布層下方并電連接到部分重新分布層。
24．權利要求23的方法，其特征是，其中的第二成對的電源芯線還包括頂表面金屬化(TSM)和底表面金屬化(BSM)。
25．權利要求15的方法，其特征是，其中的重新分布層包含抗疲勞介電材料。
26．權利要求15的方法，其特征是，還包含在襯底中提供掩埋鍍敷通孔的步驟。
27．一種半導體芯片載體，它包含其中具有鍍敷通孔的襯底；以及襯底第一和第二表面上的抗疲勞重新分布層。
28．權利要求27的半導體芯片載體，其特征是還包含抗疲勞重新分布層中的位于鍍敷通孔上方并物理連接鍍敷通孔的通道孔。
29．權利要求27的半導體芯片載體，其特征是，還包括襯底中的掩埋鍍敷通孔。
全文摘要
一種芯片連接件和鍍敷通孔密度提高了的半導體芯片載體。確切地說是一種其中具有多個鍍敷通孔,且其上具有抗疲勞重新分布層的襯底。重新分布層包括多個選擇性地位于鍍敷通孔上方并與鍍敷通孔接觸的通道孔。襯底還包括接地平面、二對信號平面、以及二對電源平面,其中第二對電源平面直接位于外介電層下方。掩埋鍍敷通孔在襯底內。
文檔編號H05K3/46GK1324109SQ0111905
公開日2001年11月28日 申請日期2001年5月14日 優先權日2000年5月15日
發明者D·J·阿爾科, 小F·J·唐斯, G·W·瓊斯, J·S·克雷斯格, C·L·泰特蘭－帕羅馬基 申請人:國際商業機器公司