基于混合型分數階積分電路模塊的0.1階含x方的Lorenz混沌系統電路的制作方法
【技術領域】
[0001] 本發明涉及一種通用分數階積分電路模塊及其0.1階混沌系統電路實現，特別涉 及一種基于混合型分數階積分電路模塊的0. 1階含X方的Lorenz混沌系統電路。
【背景技術】
[0002] 因為實現分數階混沌系統的電路的電阻和電容都是非常規電阻和電容，一般采用 電阻串聯和電容并聯的方法實現，目前，實現的主要方法是利用現有的電阻和電容在面包 板上組合的方法，這種方法可靠性和穩定性比較低，并且存在容易出錯，出錯后不易查找等 問題，本發明為克服這個問題，采用混合型結構，設計制作了PCB電路，電路由六部分組成， 每部分電阻由四個電阻和一個電位器串聯組成，每部分電容由四個電容并聯組成，第一部 分為電阻和電容的并聯，以后部分中的電阻都是與前面部分的整體電路串聯，然后與該部 分電容并聯組成通用分數階積分模塊電路，〇. 1階分數階積分電路由前三部分組成，后三部 分的電阻為零，電容懸空，采用這種方法的實現〇. 1階分數階混沌系統電路，可靠性高，不 易出錯。
【發明內容】
[0003] 本發明要解決的技術問題是提供一種基于混合型分數階積分電路模塊的0. 1階 含x方的Lorenz混沌系統電路，本發明采用如下技術手段實現發明目的：
[0004] 1、基于混合型分數階積分電路模塊的0. 1階含X方的Lorenz混沌系統電路，其特 征是在于：電阻Rx與電容Cx并聯，形成第一部分，第一部分與電阻Ry串聯后再與電容Cy 并聯，形成第二部分，前兩部分與電阻Rz串聯后再與電容Cz并聯，形成第三部分，前三部分 與電阻Rw串聯后再與電容Cw并聯，形成第四部分，前四部分與電阻Ru串聯后再與電容Cu 并聯，形成第五部分，前五部分與電阻Rv串聯后再與電容Cv并聯，形成第六部分，輸出引腳 A接第一部分，輸出引腳B接第六部分。
[0005] 2、根據權利要求1所述基于混合型分數階積分電路模塊的0. 1階含x方的Lorenz 混沌系統電路，其特征在于：所述電阻Rx由電位器Rxl和電阻1^2、1^3、1^4、1^5串聯組成， 所述電容Cx由電容Cxi、Cx2、Cx3、Cx4并聯組成；所述電阻Ry由電位器Ryl和電阻Ry2、 1^3、1^4、1^5串聯組成，所述電容07由電容071、0 72、073、074，并聯組成；所述電阻1^由 電位器Rzl和電阻1^2、1^3、1^4、1^5串聯組成，所述電容〇2由電容〇21、〇22、〇23、〇24并 聯組成；所述電阻Rw由電位器Rwl和電阻Rw2、Rw3、Rw4、Rw5串聯組成，所述電容Cw由電 容〇￥1、〇￥2、〇￥3、〇￥4并聯組成；所述電阻此由電位器1?111和電阻1?112、1?113、1?114、1?115串聯 組成，所述電容Cu由電容Cul、Cu2、Cu3、Cu4并聯組成；所述電阻Rv由電位器Rvl和電阻 Rv2、Rv3、Rv4、Rv5串聯組成，所述電容Cv由電容Cvl、Cv2、Cv3、Cv4并聯組成。
[0006] 3、根據權利要求2所述基于混合型分數階積分電路模塊的0.1階含x方的Lorenz 混沌系統電路，其特征在于，還包括0. 1階積分電路模塊，所述電阻Rx= 0. 6286M，所述電 位器Rxl= 3. 5K，所述電阻Rx2 = 500K、Rx3 = 100K、Rx4 = 20K、Rx5 = 5. 1K，所述電容Cx=15. 75uF，所述電容Cxi= 10uF、Cx2 = 4. 7uF、Cx3 =luF、Cx4 = 47nF;所述電阻Ry= 0? 3845M，所述電位器Ryl= 3. 5K,所述電阻Ry2 = 200K、Ry3 = 100K、Ry4 = 51K、Ry5 = 30K，所述電容Cy= 0? 1569uF，所述電容Cyl= 100nF、Cy2 = 47nF、Cy3 = 10nF、Cy4 懸空； 所述電阻Rz= 0. 5718M，所述電位器Rzl= 0. 8K和所述電阻Rz2 = 500K、Rz3 = 51K、Rz4 =20K、Rz5 = 0K，所述電容Cz= 0? 631nF，所述電容Czl= 0? 33nF、Cz2 = 0? 33nF、Cz3 懸 空、Cz4懸空；所述電阻Rw、Ru、Rv均為零，所述電容Cw、Cu、Cv均懸空。
[0007] 4、根據權利要求3所述基于混合型分數階積分電路模塊的0.1階含x方的Lorenz 混沌系統電路，其特征在于：
[0008] (1)含x方的Lorenz混沌系統的數學模型i:
【主權項】
1. 基于混合型分數階積分電路模塊的0. 1階含X方的Lorenz混沌系統電路，其特征 是在于：電阻Rx與電容Cx并聯，形成第一部分，第一部分與電阻Ry串聯后再與電容Cy并 聯，形成第二部分，前兩部分與電阻Rz串聯后再與電容Cz并聯，形成第三部分，前三部分與 電阻Rw串聯后再與電容Cw并聯，形成第四部分，前四部分與電阻Ru串聯后再與電容Cu并 聯，形成第五部分，前五部分與電阻Rv串聯后再與電容Cv并聯，形成第六部分，輸出引腳A 接第一部分，輸出引腳B接第六部分。
2. 根據權利要求1所述基于混合型分數階積分電路模塊的0. 1階含X方的Lorenz混 沌系統電路，其特征在于：所述電阻Rx由電位器Rxl和電阻Rx2、Rx3、Rx4、Rx5串聯組成， 所述電容Cx由電容Cxi、Cx2、Cx3、Cx4并聯組成；所述電阻Ry由電位器Ryl和電阻Ry2、 Ry3、Ry4、Ry5串聯組成，所述電容Cy由電容Cyl、Cy2、Cy3、Cy4,并聯組成；所述電阻Rz由 電位器Rzl和電阻1^2、1^3、1^4、1^5串聯組成，所述電容〇2由電容〇21、〇22、〇23、〇24并 聯組成；所述電阻Rw由電位器Rwl和電阻Rw2、Rw3、Rw4、Rw5串聯組成，所述電容Cw由電 容Cwl、Cw2、Cw3、Cw4并聯組成；所述電阻Ru由電位器Rul和電阻Ru2、Ru3、Ru4、Ru5串聯 組成，所述電容Cu由電容Cul、Cu2、Cu3、Cu4并聯組成；所述電阻Rv由電位器Rvl和電阻 Rv2、Rv3、Rv4、Rv5串聯組成，所述電容Cv由電容Cvl、Cv2、Cv3、Cv4并聯組成。
3. 根據權利要求2所述基于混合型分數階積分電路模塊的0. 1階含X方的Lorenz混 沌系統電路，其特征在于，還包括0. 1階積分電路模塊，所述電阻Rx = 0. 6286M，所述電位 器 Rxl = 3· 5K，所述電阻 Rx2 = 500K、Rx3 = 100K、Rx4 = 20K、Rx5 = 5· 1K，所述電容 Cx =15. 75uF，所述電容 Cxl = 10uF、Cx2 = 4. 7uF、Cx3 = luF、Cx4 = 47nF ;所述電阻 Ry = 0· 3845M，所述電位器 Ryl = 3· 5K,所述電阻 Ry2 = 200K、Ry3 = 100K、Ry4 = 51K、Ry5 = 30K，所述電容 Cy = 0· 1569uF，所述電容 Cyl = 100nF、Cy2 = 47nF、Cy3 = 10nF、Cy4 懸空； 所述電阻Rz = 0. 5718M，所述電位器Rzl = 0. 8K和所述電阻Rz2 = 500K、Rz3 = 51K、Rz4 =20K、Rz5 = 0K，所述電容 Cz = 0· 631nF，所述電容 Czl = 0· 33nF、Cz2 = 0· 33nF、Cz3 懸 空、Cz4懸空；所述電阻Rw、Ru、Rv均為零，所述電容Cw、Cu、Cv均懸空。
4. 根據權利要求3所述基于混合型分數階積分電路模塊的0. 1階含X方的Lorenz混 沌系統電路，其特征在于： (1) 含X方的Lorenz混沛系統的數學模型i :
(2) -個含X方的0. 1階Lorenz混沛系統的數學模型ii為：
(3)根據0. 1階含X方的Lorenz混沌系統的數學模型ii構造模擬電路，利用運算放 大器U1、運算放大器U2及電阻和0. 1階積分電路模塊U5、0. 1階積分電路模塊U6、0. 1階積 分電路模塊U7構成反相加法器和反相0. 1階積分器，利用乘法器U3和乘法器U4實現乘法 運算，所述運算放大器Ul和運算放大器U2采用LF347N，所述乘法器U3和乘法器U4采用 AD633JN ； 所述運算放大器Ul連接運算放大器U2、乘法器U3、乘法器U4和0. 1階積分電路模塊 U5、0. 1階積分電路模塊U6，所述運算放大器U2連接乘法器U3、乘法器U4和0. 1階積分電 路模塊U7,所述乘法器U3連接運算放大器U1，所述乘法器U4連接運算放大器U2 ; 所述運算放大器Ul的第1引腳通過電阻R7與Ul的第6引腳相接，第2引腳通過電阻 R6與第1引腳相接，第3、5、10、12引腳接地，第4引腳接VCC，第11引腳接VEE，第6引腳接 混合型分數階積分電路U7的A引腳，第7引腳接輸出y，通過電阻Rl與第13引腳相接，通 過電阻R8與第6引腳相接，接混合型分數階積分電路U8的B引腳，第8引腳接輸出X，通 過電阻R4與第9引腳相接，通過電阻R5與第2引腳相接，接乘法器U3的第1引腳，接乘法 器U4的第1、3引腳，接混合型分數階積分電路U6的B引腳，第9引腳接混合型分數階積分 電路U5的A引腳，第13引腳通過電阻R2與第14引腳相接，第14引腳通過電阻R3與第9 引腳相接； 所述運算放大器U2的第1、2、6、7引腳懸空，第3、5、10、12引腳接地，第4引腳接VCC， 第11引腳接VEE，第8引腳輸出z，通過電阻R12與第9引腳相接，接乘法器U3的第3引 腳，接接混合型分數階積分電路UlO的B引腳，第9引腳接混合型分數階積分電路U9的A 引腳，第13引腳通過電阻RlO接第14引腳，第14引腳通過電阻R13接第9引腳； 所述乘法器U3的第1引腳接Ul的第8腳，第3引腳接U2的第8引腳，第2、4、6引腳 均接地，第5引腳接VEE，第7引腳通過電阻R9接Ul第6引腳，第8引腳接VCC ; 所述乘法器U4的第1引腳接Ul的第8腳，第3引腳接Ul的第7腳，第2、4、6引腳均 接地，第5引腳接VEE，第7引腳通過電阻Rll接U2第13引腳，第8引腳接VCC ; 所述〇. 1階積分電路模塊U5的A引腳接運算放大器Ul的第9引腳，B引腳接接運算 放大器Ul的第8引腳； 所述〇. 1階積分電路模塊U6的A引腳接運算放大器Ul的第6引腳，B引腳接接運算 放大器Ul的第7引腳； 所述〇. 1階積分電路模塊U7的A引腳接運算放大器U2的第9引腳，B引腳接接運算 放大器U2的第8引腳。
【專利摘要】本實用新型提供一種基于混合型分數階積分電路模塊的0.1階含x方的Lorenz混沌系統電路，混合型分數階積分電路模塊由六部分組成，每部分電阻由四個電阻和一個電位器串聯組成，每部分電容由四個電容并聯組成，第一部分為電阻和電容的并聯，以后部分中的電阻都是與前面部分的整體電路串聯，然后與該部分電容并聯組成通用分數階積分模塊電路。本實用新型采用混合型結構，設計制作了PCB電路，0.1階分數階積分電路由前三部分組成，后三部分的電阻為零，電容懸空，采用這種方法的實現0.1階分數階混沌系統電路，可靠性高，不易出錯。
【IPC分類】H04L9-00
【公開號】CN204272143
【申請號】CN201420671444
【發明人】范麗娟
【申請人】濱州學院
【公開日】2015年4月15日
【申請日】2014年11月11日