一種集成度高的云終端用主板電路的制作方法

一種集成度高的云終端用主板電路的制作方法
【專利摘要】本發明涉及一種集成度高的云終端用主板電路，所述主板電路包括主板U1，本發明低功耗的云終端用主板電路集成度高，處理能力強，能夠智能地進行視頻、音頻的編解碼，保證云終端的順利運行。
【專利說明】一種集成度高的云終端用主板電路
[0001 ] 本發明是申請號2014103564133，申請日2014年7月25日，發明名稱“一種云終端用主板電路”的分案申請。
技術領域
[0002]本發明涉及一種集成度高的云終端用主板電路，屬于電子技術領域。
【背景技術】
[0003]云終端，是集云計算技術，桌面虛擬化技術，計算迀移與分享概念于一體的智能終端，是一種具備了開源的Iinux操作系統、可以接入互聯網、能夠通過安裝運行應用程序的智能終端，它與傳統意義的網絡計算機(NC)相比具有價格上的巨大優勢，與所謂瘦客戶機相比具有節省昂貴的軟件許可的優點，云終端既可以作為迷你PC單獨運行，進行音頻、視頻和數據的采集處理，又可以通過有線和無線方式構架網絡，最大限度地發揮網絡整合帶來的數據和信息優勢，云終端是向智能化方向發展的，以創新的成本優勢開展業務運營網絡。
[0004]目前的云終端一般都包括主板電路，主板電路一般米用的是X86架構，使用X86指令集，屬于CISC指令集，突出缺點是X86只有8個通用寄存器，對CPU內核結構的影響是拖慢了整個系統的速度，集成度低，處理能力差，影響云終端的整體運行。

【發明內容】

[0005]本發明要解決的技術問題是針對以上不足，提供一種集成度高的云終端用主板電路，體積小，低功耗，低成本，集成度高，處理能力強。
[0006]為了解決以上技術問題，本發明采用的技術方案如下:一種集成度高的云終端用主板電路，所述主板電路包括主板Ul，所述主板Ul的XURXD0/GPA0_0端、XUTXD0/GPA0_1端、XEINT16/KP_C0L0/GPH2_0端、XpwmT0UT0/GPD0_0端、XpwmTOUTI/GPD0_1端、XpwmT0UT2/GPD0_2 端和 XpwmT0UT3/PWM_MIE/GPD20_3 端接有云臺控制電路，主板 Ul 的 XURXD1/GPA0_4 端和XUTXD1/GPA0_5端接有Zigbee模塊，主板Ul的XuhDP端和XuhDM端接有USB集線模塊，主板Ul 的Xi2sSCLKl/PCM_SCLKl/AC97BITCLK/GPC0_(^i|、Xi2sCDCLKl/PCM_EXTCLKl/AC97RESETn/GPC0_l端、Xi2sLRCKl/PCM_FSYNCl/AC97SYNC/GPC0_2端、Xi2sSDIl/PCM_SINl/AC97SDI/GPC0_3 端和 Xi2sSD01/PCM_S0UTl/AC97SD0/GPC0_4 端接有音頻模塊和 3G/4G 模塊，主板 Ul 的 Xmmc0CLK/GPG0_0 端、Xmmc0CMD/GPG0_l 端、Xmmc0CDn/GPG0_2 端、XmmcODATAO/GPG0_3 端、Xmmc0DATAl/GPG0_4 端、Xmmc0DATA2/GPG0_5 端和 Xmmc0DATA3/GPG0_6 端接 SD 卡，主板 Ul 的 Xi2cSDA0/GPDl_0 端、Xi2cSCL0/GPDl_l 端、XciPCLK/GPE0_0 端、XciVSYNC/GPEO_l端、Xe iHREF/GPE0_2端、Xe iYDATA0/GPE0_3端、Xe iYDATA1/GPE0_4端、Xe iYDATA2/GPE0_5端、XciYDATA3/GPE0_6 端、XciYDATA4/GPE0_7 端、XciYDATA5/GPEl_0 端、XciYDATA6/GPEl_l 端、XciYDATA7/GPEl_2 端、XciCLKenb/GPEl_3端和XciFIELD/GPEl_4端接有CM0S攝像頭模塊，主板 Ul 的 XnRESET 端、XPWRRGT0N 端、XEINT2/GPH0_2 端、Xi2cSDA2/IEM_SCLK/GPDl_4 端、Xi2cSCL2/IEM_SPWI/GPDl_5 端、XmsmADDR2/CAM_B_D2/CF_ADDR2/TS_CLK/GPJ0_2 端和XmsmADDR3/CAM_B_D3/CF_10RDY/TS_SYNC/GPJ0_3 端接有電源管理模塊；
所述USB集線模塊包括集成電路U11，集成電路Ull的USBUP_DP端、USBUP_DM端接主板Ul，集成電路Ul I的VBUS_DET端經電阻R50接3.3V，集成電路Ul I的VBUS_DET端經串聯的電阻R50和電容C89接地，集成電路Ul I的OCSI端經電阻R5 2接3.3V，集成電路U11的0CS2端經電阻R53接3.3V，集成電路Ull的0CS3端經電阻R54接3.3V，集成電路Ull的0CS4端經電阻R55接3.3V，集成電路Ul I的SUSP_IND/L0CAL_PWR/N0N_REM0端經電阻R57接地，集成電路U11的RESET端經電阻R56接3.3V，集成電路Ul I的RESET端經電容C90接地，集成電路Ul I的RESET端接主板Ul的XnRSTOUT端，集成電路Ull的XTAL1/CLKIN端經并聯的電阻R62和晶振X7接集成電路Ul I的XTAL2/CLKIN_EN端，集成電路Ul I的XTAL1/CLKIN端接電容C91的一端，電容C91的另一端接晶振X2，電容C91的另一端接地，電容C91的另一端經電容C92接集成電路Ul I的XTAL2/CLKIN_EN端，集成電路Ul I的TEST端接地，集成電路Ul I的PLLFILT端經電容C96接地，集成電路U11的CRFILT端經電容C1I接地，集成電路Ul I的CRFILT端經電容C1I接集成電路Ul I的VSS端，集成電路Ul I的SDA/SMBDATA/N0N_REM1端經電阻R60接地，集成電路Ul I的SCL/SMBCLK/CFG_SELO端經電阻R59接地，集成電路Ull的HS_IND/CFG_SEL1端經電阻R58接地，集成電路Ul I的RBIAS端經電阻R61接地，集成電路Ul I的VDD33(10)端接3.3V，集成電路Ul I的VDD33(REG)端接3.3V，集成電路Ull的VDD33(10)端經電容C94接地，集成電路Ull的VDD33
(10)端接集成電路Ull的VDDPLLREF/VDDA33端，集成電路Ull的VDD33(REG)端經電容C93接地，集成電路Ul I的VDD3 3 (REG)端經電容C95接地，集成電路U11的VDDPLLREF/VDDA3 3端與VDDA33_1 端、VDDA33_2 端、VDDA33_3 端連接，集成電路 Ull 的 VDDPLLREF/VDDA33 端經并聯的電容C97、電容C98、電容C99和電容ClOO接地，集成電路Ul I的USBDN2_DP端和USBDN2_DM端接HOST類型接口普通USB插座。
[0007]作為上述技術方案的進一步改進:
所述主板UI的型號為S5PV21OAH-AO;所述集成電路1]11的型號為1^825148。
所述主板Ul的XOMO端經電阻R7接地，主板Ul的XOMl端經插座J3接地，主板Ul的X0M2端經電阻R6接地，主板Ul的X0M3端經電阻R5接地，主板Ul的X0M4端經電阻R4接地，主板Ul的X0M5端經電阻R3接地，主板Ul的XOMl端經電阻Rl接VDD_10，主板Ul的X0M2端經插座J2接VDD_10，主板Ul的X0M3端經插座Jl接VDD_10，主板Ul的XXTI端經電容Cl接地，主板Ul的XXTO端經電容C2接地，主板Ul的XXTI端經電阻R8接XXTO端，主板Ul的XXTI端經晶振Xl接XXTO端，主板Ul的XusbXTI端經電容C3接地，主板Ul的XusbXTO端經電容C5接地，主板Ul的XusbXTI端經電阻Rl I接XusbXTO端，主板Ul的XusbXTI端經晶振X2接XusbXTO端，主板Ul的XhdmiXTI端經電容C7接地，主板Ul的XhdmiXTO端經電容C8接地，主板Ul的XhdmiXTI端經電阻R14接XhdmiXTO端，主板Ul的XhdmiXTI端經晶振X4接XhdmiXTO端，主板Ul的XrtcXTI端經電容C4接地，主板Ul的XrtcXTO端經電容C6接地，主板Ul的XrtcXTI端經電阻R13接XrtcXTO端，主板Ul的XrtcXTI端經晶振X3接XrtcXTO端，主板Ul的XuhREXT端經電阻RlO接地，主板Ul的XuoREXT端經電阻R12接地，主板Ul的NC/EPLL端經電容C9接地，主板Ul的XDACIREF端經電阻R22接地，主板Ul的乂0六00^?端經電容(:12接地，主板Ul的XDACC0MP端經電容Cl I接地，主板Ul的XmipiVREG_0P4V端經電容ClO接地，主板Ul的XHDMIREXT端經電阻R21接地。
[0008]本發明采取以上技術方案，具有以下優點:本發明集成度高的云終端用主板電路集成度高，處理能力強，能夠智能地進行視頻、音頻的編解碼，保證云終端的順利運行。
[0009]下面結合附圖和實施例對本發明作進一步說明。
【附圖說明】
[0010]附圖1是本發明實施例中云終端的結構框圖；
附圖2是本發明實施例中主板電路第一部分UlA的電路圖；
附圖3是附圖2中11部分的電路放大圖；
附圖4是附圖2中12部分的電路放大圖；
附圖5是附圖2中13部分的電路放大圖；
附圖6是附圖2中14部分的電路放大圖；
附圖7是本發明實施例中主板電路第二部分UlB的電路圖；
附圖8是附圖7中21部分的電路放大圖；
附圖9是附圖7中22部分的電路放大圖；
附圖10是附圖7中23部分的電路放大圖；
附圖11是附圖7中2 4部分的電路放大圖；
附圖12是本發明實施例中主板電路第三部分UlC的電路圖；
附圖13是本發明實施例中音頻模塊的電路圖；
附圖14是本發明實施例中USB集線模塊的電路圖；
附圖15是本發明實施例中CMOS攝像頭模塊的攝像頭的電路圖；
附圖16是本發明實施例中CMOS攝像頭模塊的攝像頭電源電路的電路圖；
附圖17是本發明實施例中3G/4G模塊的電路圖；
附圖18是本發明實施例中Zigbee模塊的電路圖；
附圖19是本發明實施例中云臺控制模塊的橫向云臺控制電路的電路圖；
附圖20是本發明實施例中云臺控制模塊的縱向云臺控制電路的電路圖；
附圖21是CMOS攝像頭模塊的受光照度控制的電源電路的電路圖；
附圖22是本發明實施例中電源管理模塊第一部分U2A的電路圖；
附圖23是本發明實施例中電源管理模塊第二部分U2B的電路圖；
附圖24是本發明實施例中電源管理模塊第三部分U2C的電路圖；
附圖25是本發明實施例中電源管理模塊第四部分U2D的電路圖。
【具體實施方式】
[0011]實施例，如附圖1所示，云終端包括主板電路、云臺控制模塊、電源管理模塊、CMOS
攝像頭模塊、Zigbee模塊、3G/4G模塊、USB集線模塊和音頻模塊，云臺控制模塊、電源管理模塊、CMOS攝像頭模塊、Zigbee模塊、3G/4G模塊、USB集線模塊和音頻模塊均與主板電路連接。
[0012]主板電路:核心處理器所在。
[0013]云臺控制模塊:通過兩個電機，分別橫向控制云臺的動作電和縱向控制云臺動作，
以對攝像頭進彳丁對焦等。
[0014]電源管理模塊:輸出多種電壓，對整個電路所有模塊進行供電及管理。
[0015]CMOS攝像頭模塊:采集視頻圖像。
[0016]Zigbee模塊:通過Zigbee協議組織物聯網，跟各類傳感器聯網進行數據傳輸。
[0017]3G/4G模塊:通過使用運營商的3G或4G網卡與互聯網聯接，進行數據傳輸。
[0018]USB集線模塊:提供USB多個接口。
[0019]音頻模塊:采集音頻數據。
[0020]在主板電路中運用云計算技術，構建云環境，搭建基于云的架構，降低成本并加快服務交付速度，從而提供一種感知的智能化自動化云服務，并采用分布式存儲的方式存儲數據，在云終端上可存儲大量數據，基于組網和現實中可利用的網絡的需要，設計了可自組織網絡的Z i gbee模塊，可利用運營商3G或4G網絡的3G/4G模塊，總體模塊化構建方案，通過網絡中發來的經認證的命令控制云終端的動作，或控制某一特定模塊的功能，云終端完成音頻、視頻、數據的采集處理，對數據融合和計算后，結果可發布于網絡，接受來自于網絡的命令，控制云終端的某一功能。
[0021 ] 如附圖2至附圖12所示，主板電路包括主板Ul，主板Ul的型號為S5PV210AH-A0，主板Ul的XOMO端經電阻R7接地，主板Ul的XOMl端經插座J3接地，主板Ul的X0M2端經電阻R6接地，主板Ul的X0M3端經電阻R5接地，主板Ul的X0M4端經電阻R4接地，主板Ul的X0M5端經電阻R3接地，主板Ul的XOMl端經電阻Rl接VDD_10，主板Ul的X0M2端經插座J2接VDD_10，主板Ul的X0M3端經插座Jl接VDD_10，主板Ul的XXTI端經電容Cl接地，主板Ul的XXTO端經電容C2接地，主板Ul的XXTI端經電阻R8接XXTO端，主板Ul的XXTI端經晶振Xl接XXTO端，主板Ul的XusbXTI端經電容C3接地，主板UI的XusbXTO端經電容C5接地，主板Ul的XusbXTI端經電阻Rl I接XusbXTO端，主板Ul的XusbXTI端經晶振X2接XusbXTO端，主板Ul的XhdmiXTI端經電容C7接地，主板Ul的XhdmiXTO端經電容C8接地，主板Ul的XhdmiXTI端經電阻R14接X hdmiXTO端，主板Ul的XhdmiXTI端經晶振X4接XhdmiXTO端，主板Ul的XrtcXTI端經電容C4接地，主板Ul的XrtcXTO端經電容C6接地，主板Ul的XrtcXTI端經電阻Rl 3接XrtcXTO端，主板Ul的XrtcXTI端經晶振X3接XrtcXTO端，主板Ul的XuhREXT端經電阻RlO接地，主板Ul的XuoREXT端經電阻R12接地，主板Ul的NC/EPLL端經電容C9接地，主板Ul的XDACIREF端經電阻R22接地，主板Ul的XDACVREF端經電容C12接地，主板Ul的XDAC⑶MP端經電容Cl I接地，主板Ul的XmipiVREG_0P4V端經電容ClO接地，主板Ul的XHDMIREXT端經電阻R21接地。
[0022 ]主板Ul接云臺控制模塊，云臺控制模塊包括橫向云臺控制電路和縱向云臺控制電路，主板 Ul 的 XURXD0/GPA0_0 端、XUTXD0/GPA0_1 端和 XEINT16/KP_C0L0/GPH2_0 端接縱向云臺控制電路，主板UI 的 Xp碰T0UT0/GPD0_0端、Xp碰TOUT I/GPD0_1 端、Xp碰T0UT2/GPD0_2端和XpwmT0UT3/PWM_MIE/GPD20_3端接橫向云臺控制電路，主板Ul的XURXD1/GPA0_4端和XUTXD1/GPA0_5端接Zigbee模塊，主板Ul的XuhDP端和XuhDM端接USB集線模塊，主板Ul的Xi2sSCLKl/PCM_SCLKl/AC97BITCLK/GPC0_0端、Xi2sCDCLKl/PCM_EXTCLKl/AC97RESETn/GPC0_1端、Xi2sLRCKl/PCM_FSYNCl/AC97SYNC/GPC0_2端、Xi2sSDIl/PCM_SINl/AC97SDI/GPC0_3 端和 Xi2sSD01/PCM_S0UTl/AC97SD0/GPC0_4 端接音頻模塊和 3G/4G 模塊，主板 Ul 的Xmmc0CLK/GPG0_0 端、Xmmc0CMD/GPG0_l 端、Xmmc0CDn/GPG0_2 端、Xmmc0DATA0/GPG0_3 端、Xmmc0DATAl/GPG0_4 端、Xmmc0DATA2/GPG0_5 端和 Xmmc0DATA3/GPG0_6 端接 SD 卡，主板 Ul 的Xi2cSDA0/GPDl_0 端、Xi2cSCL0/GPDl_l 端、XciPCLK/GPE0_0 端、XciVSYNC/GPEO_l 端、XeiHREF/GPE0_2端、XeiYDATA0/GPE0_3端、Xe i YDATAl/GPE0_4端、Xe iYDATA2/GPE0_5端、XciYDATA3/GPE0_6 端、XciYDATA4/GPE0_7 端、XciYDATA5/GPEl_0 端、XciYDATA6/GPEl_l 端、XciYDATA7/GPEl_2 端、XciCLKenb/GPEl_3端和XciFIELD/GPEl_4端接CM0S攝像頭模塊，主板Ul 的 XnRESET 端、XPWRRGTON 端、XEINT2/GPH0_2 端、Xi2cSDA2/IEM_SCLK/GPDl_4 端、Xi2cSCL2/IEM_SPWI/GPDl_5 端、XmsmADDR2/CAM_B_D2/CF_ADDR2/TS_CLK/GPJ0_2 端和XmsmADDR3/CAM_B_D3/CF_10RDY/TS_SYNC/GPJ0_3 端接電源管理模塊。
[0023]CPU使用Samsung S5PV210AH-A0，采用了ARM CortexTM_A8內核，ARM V7指令集，主頻可達lGHZ，64/32位內部總線結構，32/32KB的數據/指令一級緩存，512KB的二級緩存，可以實現2000DMIPS(每秒運算2億條指令集)的高性能運算能力，包含很多強大的硬件編解碼功能，內建MFC(Multi Format Codec)，支持MPEG-1/2/4，Η.263，Η.264等格式視頻的編解碼，支持模擬/數字TV輸出；JPEG硬件編解碼，最大支持8000x8000分辨率；內建高性能PowerVR SGX540 3D圖形引擎和2D圖形引擎，支持2D/3D圖形加速，是第五代PowerVR產品，其多邊形生成率為2800萬多邊形/秒，像素填充率可達2.5億/秒，在3D和多媒體方面比以往大幅提升，能夠支持DX9，SM3.0，0penGL2.0等PC級別顯示技術；
具備IVA3硬件加速器，具備出色的圖形解碼性能，可以支持全高清、多標準的視頻編碼，流暢播放和錄制30幀/秒的1920 X 1080像素(1080p)的視頻文件，可以更快解碼更高質量的圖像和視頻，這種硬件加速器支持實時視頻會議和模擬電視，同時，內建的HDMIvl.3，可以將高清視頻輸出到外部顯示器上；
S5PV210AH-A0的存儲控制器支持LPDDRl，LPDDR2和DDR2類型的RAM ,Flash支持Nandflash，Norflash，OneNand等，提供的外圍接口非常豐富。
[0024]本發明集成度高的云終端用主板電路集成度高，處理能力強，能夠智能地進行視頻、音頻的編解碼。
[0025]如附圖14所示，USB集線模塊包括集成電路Ull，集成電路Ull的型號為USB2514B，集成電路Ul I的USBUP_DP端接主板Ul的XuhDP端，集成電路Ul I的USBUP_DM端接主板Ul的XuhDN端，集成電路Ul I的VBUS_DET端經電阻R50接3.3V，集成電路Ul I的VBUS_DET端經串聯的電阻R50和電容C89接地，集成電路U11的OCSI端經電阻R5 2接3.3 V，集成電路U11的0CS2端經電阻R53接3.3V，集成電路Ull的0CS3端經電阻R54接3.3V，集成電路Ull的0CS4端經電阻R55接3.3V，集成電路Ul I的SUSP_IND/L0CAL_PWR/N0N_REM0端經電阻R57接地，集成電路Ul I的RESET端經電阻R56接3.3V，集成電路Ul I的RESET端經電容C90接地，集成電路Ul I的RESET端接主板Ul的XnRSTOUT端，集成電路Ul I的XTAL1/CLKIN端經并聯的電阻R62和晶振X7接集成電路Ul I的XTAL2/CLKIN_EN端，集成電路Ul I的XTAL1/CLKIN端接電容C91的一端，電容C91的另一端接晶振X2，電容C91的另一端接地，電容C91的另一端經電容C92接集成電路Ul I的XTAL2/CLKIN_EN端，集成電路Ul I的TEST端接地，集成電路Ul I的PLLFILT端經電容C96接地，集成電路U11的CRFILT端經電容C1I接地，集成電路Ul I的CRFILT端經電容C1I接集成電路Ul I的VSS端，集成電路Ul I的SDA/SMBDATA/N0N_REM1端經電阻R60接地，集成電路Ul I的SCL/SMBCLK/CFG_SELO端經電阻R59接地，集成電路Ull的HS_IND/CFG_SEL1端經電阻R58接地，集成電路Ul I的RBIAS端經電阻R61接地，集成電路Ul I的VDD33(10)端接3.3V，集成電路Ul I的VDD33(REG)端接3.3V，集成電路Ull的VDD33(10)端經電容C94接地，集成電路Ull的VDD33(10)端接集成電路Ull的VDDPLLREF/VDDA33端，集成電路Ull的VDD33(REG)端經電容C93接地，集成電路Ul I的VDD3 3 (REG)端經電容C95接地，集成電路U11的VDDPLLREF/VDDA3 3端與VDDA33_1 端、VDDA33_2 端、VDDA33_3 端連接，集成電路 Ull 的 VDDPLLREF/VDDA33 端經并聯的電容C97、電容C98、電容C99和電容ClOO接地，集成電路Ul I的USBDN2_DP端和USBDN2_DM端接HOST類型接口普通USB插座。
[0026]主板Ul的XURXD1/GPA0_4端和XUTXD1/GPA0_5端經接插件J17和接插件J18接Zigbee模塊，如附圖18所示，Zigbee模塊包括集成電路Ml，集成電路Ml的型號為CC2530，主板Ul的XURXD1/GPA0_4端經接插件J17和接插件J18的2腳接集成電路Ml的P0_3_txd端，主板Ul的XUTXD1/GPA0_5端經接插件J17和接插件J18的I腳接集成電路Ml的P0_2_rxd端，主板Ul的XEINT18/KP_C0L2/GPH2_2端經接插件J17和接插件J18的3腳接集成電路Ml的P2_0端，主板Ul的XnRSTOUT端經接插件J17和接插件J18的4腳接集成電路Ml的RST端，接插件J17和接插件J18的5腳接SYSVDD，接插件J17和接插件J18的6腳接地，集成電路Ml的VDD端接3.3V，集成電路Ml的GNDl端、GND2端和GND3端接地。
[0027]如附圖13所示，音頻模塊包括集成電路U8，集成電路U8的型號為麗9713G，集成電路U8的DBVDD端接3.3V，集成電路U8的DBVDD端經電容C64接地，集成電路U8的DCVDD端接3.3 V，集成電路U8的DCVDD端經電容C65接地，集成電路U8的DGNDI端和DGND2端分別接地，集成電路U8的MCLKA端經電阻R43接晶振X6的3腳，晶振X6的2腳接地，晶振X6的4腳接3.3V，集成電路U8的MCLKB/GP 106/( ADA/MASK)端經電阻R41接3.3 V，集成電路U8的SDATA0UT端接主板Ul 的Xi2sSD01/PCM_S0UTl/AC97SD0/GPC0_4端，集成電路U8的 ITCLK端接接主板Ul 的Xi2sSCLKl/PCM_SCLKl/AC97BITCLK/GPC0_0端，集成電路U8的SDATAIN端接主板Ul 的Xi2sSDIl/PCM_SINl/AC97SDI/GPC0_3 端，集成電路 U8 的 SYNC 端接主板 Ul 的 Xi2sLRCKl/PCM_FSYNC1/AC97SYNC/GPC0_2端，集成電路U8的RESETB/GP107/(PEND0WN)端接主板Ul 的Xi2sCDCLKl/PCM_EXTCLKl/AC97RESETn/GPC0_l 端，集成電路 U8 的 MICl 端經電容 C79 接電阻R47的一端，電阻R47的另一端接集成電路U8的MICBI AS端，電阻R47的另一端經串聯的電阻R48和電容C80接集成電路U8的MIC2A/C0MP1/AUX1端，電阻R47的另一端經電阻R48接麥克風J9的2腳，麥克風J9的2腳經電容C80接集成電路U8的MIC2A/C0MP1/AUX1端，集成電路U8的MICCM端經電容C82接麥克風J9的I腳，集成電路U8的MICCM端經串聯的電容C82和電阻R49接地，集成電路U8的AVDD端接A VDD，集成電路U8的AVDD端經電容C70接集成電路U8的AGND端，集成電路U8的SPKVDD端與AVDD端、HP VDD端、TPVDD端連接，集成電路U8的SPKVDD端經電容C69接集成電路U8的SPKGND端，集成電路U8的HP VDD端經電容C68接集成電路U8的HPGND端，集成電路U8的TPVDD端經電容C66接集成電路U8的TPGND端，集成電路U8的AGND端、SPKGND端、HPGND端、TPGND端、AGND2端均接地；
集成電路U8的MICBIAS端經并聯的電容C83和電容C88接地，集成電路U8的CAP2端經并聯的電容C86和電容C87接地，集成電路U8的VREF端經并聯的電容C84和電容C85接地；
集成電路U8的SPKL端經串聯的電容C71和電阻R44后接集成電路U9的-1N端，集成電路U8的SPKL端經串聯的電容C71和電阻R44后接電阻R42的一端，電阻R42的另一端接集成電路U9的VOl端，集成電路U9的+IN端接BYPASS端，集成電路U9的BYPASS端經電容C72接地，集成電路U9的SHUTDOWN端接地，集成電路U9的VDD端接VDDAMP，集成電路U9的VDD端經電容C87接地，集成電路U9的GND端接地，集成電路U9的型號為LM4871;集成電路U8的SPKR端經串聯的電容C77和電阻R48后接集成電路UlO的-1N端，集成電路U8的SPKR端經串聯的電容C77和電阻R48后接電阻R45的一端，電阻R45的另一端接集成電路UlO的VOl端，集成電路UlO的+IN端接BYPASS端，集成電路U1的BYPASS端經電容C81接地，集成電路U1的SHUTDOWN端接地，集成電路Ul O的VDD端接VDDAMP，集成電路U1的VDD端經電容C75接地，集成電路U1的GND端接地，集成電路UlO的型號為LM4871。
[0028]集成電路U8的0UT4端、MONO端、PCBEEP端和MONO IN端接3G/4G模塊，如附圖17所示，集成電路U18的MICP端、MICN端、EARP端和EARN端接音頻模塊，集成電路U18的MICP端經電容C73接集成電路U8的0UT4端，集成電路U18的MICN端經電容C74接集成電路U8的MONO端，集成電路Ul 8的EARP端經電容C76接集成電路U8的PCBEEP端，集成電路Ul 8的EARN端經電容C78接集成電路U8的MONOIN端，集成電路U18的GNDl端、GND2端、GND3端、GND4端、GND5端、GND6端、GND7端、GND8端、GND9端、GND1端、GND11 端、GND12端、GND13端、GND14端、SI 端、S2端、HOLE I端和H0LE2端接地，集成電路U18的VDDl端、VDD2端、VDD3端、VDD4和VDD5端接3.3V，集成電路U18的VREG_USIM端經電阻R77接SM卡插槽J16的10端，S頂卡插槽J16的10端經電容C106接地，集成電路U18的VREGJJS頂端經電容C109接地，集成電路U18的IHM_DATA端接S頂卡插槽J16的10端，集成電路U18的IHM_CLK端接SM卡插槽J16的CLK端，集成電路U18的IHM_CLK端經電容C107接地，集成電路U18的IHM_RST端接SM卡插槽J16的RST端，集成電路U18的ΙΠΜ_RST端經電容C108接地，S頂卡插槽J16的SHl端、SH2端、SH3端、SH4端和GND端接地，集成電路U18的USB_D-端和USB_D+端接集成電路U11，集成電路U18的USB_D-端和USB_D+端接USB集線模塊，集成電路U18的USB_D-端接集成電路U11的USBDN 1_DM端，集成電路U18的USB_D+端接集成電路Ul I的USBDN1_DP端。
[0029]如附圖22至附圖25所示，電源管理模塊包括集成電路U2，集成電路U2為型號為WM8310G的電源管理芯片，集成電路U2的PVDDl端接SYSVDD，集成電路U2的PVDD2端接SYSVDD，集成電路U2的PVDDl端經電容C49接地，集成電路U2的PVDD2端經電容C48接地，集成電路U2的USBVM0N端接USB VDD，集成電路U2的SYSVM0N端接SYSVDD，集成電路U2的BATTVM0N端接VBAT，集成電路U2的NTCBI AS端經電阻R23接NTCMON端，集成電路U2的NTCMON端接電池J5的2腳，集成電路U2的USBVDD1端、USBVDD2端、USBVDD3端和USBVDD4端分別接USBVDD，集成電路U2的USBVDDI端、USBVDD2端、USBVDD3端和USBVDD4端分別經電容C53接地，集成電路U2的 SYSVDD I 端、SYSVDD2-A端、SYSVDD2-B端、SYSVDD3-A端、SYSVDD3-B端、SYSVDD4端連接，集成電路U2的SYSVDD1端接SYDVDD，集成電路U2的SYSVDD1端經電容C55接地，集成電路U2的SYSVDD1端接集成電路U3的2腳和3腳，集成電路U2的SYSVDD1端接集成電路U3的7腳和6腳，集成電路U3為SI6913DQ，集成電路U3的I腳接集成電路U2的WALLVDD端，集成電路U3的I腳接5V，集成電路U3的I腳經并聯的電容C54和二極管Dl接地，集成電路U3的I腳經保險絲Fl接電池J4的I腳，電池J4的2腳和3腳接地，集成電路U3的4腳接集成電路U2的WALLENA端，集成電路U3的5腳接集成電路U2的BATTFETENA端，集成電路U3的8腳接集成電路U2的BATTVDDI端和BATTVDD2端，集成電路U3的8腳接VBAT，集成電路U3的8腳經電容C59接地，集成電路U3的8腳接電池J5的I腳，電池J5的3腳接地，集成電路U2的GP1I端接主板UI的XPWRRGT0N端，集成電路 U2 的 GP102 端接主板 Ul 的 XmsmADDR2/CAM_B_D2/CF_ADDR2/TS_CLK/GPJ0_2 端，集成電路 U2的 GP103 端接主板 Ul 的 XmsmADDR3/CAM_B_D3/CF_10RDY/TS_SYNC/GPJ0_3 端；
集成電路U2的DClVDD-A端接DClVDD-B端，集成電路U2的DClVDD-A端接SYSVDD，集成電路U2的DClVDD-A端經并聯的電容C13和電容C17接地，集成電路U2的DClFB端經電感LI接DClLX-A端，集成電路U2的DClLX-A端接DClLX-B端，集成電路U2的DClLX-A端接電感LI的一端，電感LI的另一端接1.25V，電感LI的另一端經并聯的電容C21和C15接集成電路U2的DClGND-A端，集成電路U2的DClGND-A端接DClGND-B端，集成電路U2的DClGND-A端接地，集成電路U2的DC2VDD-A端接DC2VDD-B端，集成電路U2的DC2VDD-A端接SYSVDD，集成電路U2的DC2VDD-A端經并聯的電容C24和電容C16接地，集成電路U2的DC2FB端經電感L2接DC2LX-A端，集成電路U2的DC2LX-A端接DC2LX-B端，集成電路U2的DC2LX-A端接電感L2的一端，電感L2的另一端接1.1￥，電感1^1的另一端經并聯的電容027和028接集成電路1]2的0026仰-六端，集成電路U2的DC2GND-A端接DC2GND-B端，集成電路U2的DC2GND-A端接地，集成電路U2的DC3VDD-A端接DC3VDD-B端，集成電路U2的DC3VDD-A端接SYSVDD，集成電路U2的DC3VDD-A端經并聯的電容C34和電容C33接地，集成電路U2的DC3FB端經電感L3接DC3LX-A端，集成電路U2的DC3LX-A端接DC3LX-B端，集成電路U2的DC3LX-A端接電感L3的一端，電感L3的另一端接1.8V，電感LI的另一端經并聯的電容C37和C38接集成電路U2的DC3GND-A端，集成電路U2的DC3GND-A 端接 DC3GND-B 端，集成電路 U2的GND7-11端、GND7-10 端、DC4GND 端、GNDl 端、GND2-1端、GND2-2 端、GND2-3 端、GND2-4 端、GND2-5 端、GND2-6 端、GND2-7 端、GND2-8 端、GND2-9 端、GND2-10 端、GND2-11 端、GND2-12 端、GND2-13 端、GND2-14 端、GND2-15 端、GND2-16 端、GND3 端、GND4-1 端、GND4-2 端、GND4-3 端、GND4-4 端、GND4-5 端、GND4-6 端、GND4-7 端、GND4-8 端、GND5端、GND6 端、GND7-1 端、GND7-2 端、GND7-3 端、GND7-4 端、GND7-5 端、GND7-6 端、GND7-7 端、GND7-8端和GND7-9端接地；
集成電路U2的DBVDDl-1端、DBVDD2-2端、DBVDD2端和DBVDD3端連接，集成電路U2的DBVDD1-1 端、DBVDD2-2端、DBVDD2端和DBVDD3端接DBVDD，集成電路U2 的DBVDD1-1 端經電容C51接地，集成電路U2的DBVDD2端經電容C50接地，集成電路U2的DBVDD3端經電容C52接地，集成電路U2的DBGND-1端、DBGND-2端、DBGND-3端和DBGND-4端接地，集成電路U2的RESET端接主板Ul的XnRESET端，集成電路U2的CIFMODE端、SDOUTl端、CS端連接后接地，集成電路U2的SCLKl端經電阻R24接DBVDD，集成電路U2的SDAl端經電阻R25接DBVDD，集成電路U2的SCLKl端接主板Ul的Xi2cSCL2/IEM_SPWI/GPDl_5端，集成電路U2的SDAl端接主板Ul的Xi2cSDA2/1EM_SCLK/GPD 1_4端，集成電路U2的SCLK2端經電阻R26接DBE VCC，集成電路U2的SDA2端經電阻R27接DBE VCC，集成電路U2的SCLK2端接集成電路U4的SCL端，集成電路U2的SDA2端接集成電路U4的SDA端，集成電路U4的型號為24AA32A，集成電路U4的AO端、Al端、A2端和GND端接地，集成電路U4的WP端接地，集成電路U4的VCC端接DBE VCC，集成電路U2的VREFC端經電容C60接地，集成電路U2的IREFR端經電阻R28接地，集成電路U2的REFGND端接地，集成電路U2的ISINKGND-1端、ISINKGND-2端和X0SCGND端接地，集成電路U2的XTI端經晶振X5接XTO端，集成電路U2的XTI端經電容C56接地，集成電路U2的XTO端經電容C58接地，集成電路U2的IRQ端接主板Ul的XEINT2/GPH0_2端；
集成電路U2的LDOIVDD端接SYSVDD，集成電路U2的LDOIVDD端、LD02 VDD端、LD03 VDD端、LD04VDD 端、LD05VDD 端、LD06VDD 端、LD07VDD 端和 LD08VDD 端連接，集成電路 U2 的 LD01VDD 端經電容C14接地，集成電路U2的LD02VDD端經電容C19接地，集成電路U2的LD03VDD端經電容C22接地，集成電路U2的LD04VDD端經電容C26接地，集成電路U2的LD05VDD端經電容C29接地，集成電路U2的LD06VDD端經電容C31接地，集成電路U2的LD07VDD端經電容C35接地，集成電路U2的LD08VDD端經電容C39接地，集成電路U2的LD09VDD端經電容C41接地，集成電路U2的LDO1 VDD端經電容C44接地，集成電路U2的LDOIVOUT端接2.8V，集成電路U2的LDOl VOUT端經電容C18接地，集成電路U2的LD02V0UT端接1.8V，集成電路U2的LD02V0UT端經電容C20接地，集成電路U2的LD03V0UT端接1.8V，集成電路U2的LD03V0UT端經電容C23接地，集成電路U2的LD04V0UT端接1.8V，集成電路U2的LD04V0UT端經電容C25接地，集成電路U2的LD05V0UT端接1.1￥，集成電路1]2的0)05￥01]1'端經電容030接地，集成電路1]2的0)06￥01]1'端接2.8￥，集成電路U2的LD06V0UT端經電容C32接地，集成電路U2的LD07V0UT端接1.1V，集成電路U2的LD07 VOUT端經電容C36接地，集成電路U2的LD08V0UT端接3.3V，集成電路U2的LD08V0UT端經電容C40接地，集成電路U2的LD09V0UT端接3.3V，集成電路U2的LD09V0UT端經電容C42接地，集成電路U2的LD010V0UT端接3.3V，集成電路U2的LD010V0UT端經電容C43接地，集成電路U2的LD011V0UT端接1.1V，集成電路U2的LD011V0UT端經電容C45接地，集成電路U2的LD012V0UT端接DBE_VCC，集成電路U2的LD012V0UT端經電容C46接地，集成電路U2的
0)013￥01]1'端接2.5￥，集成電路1]2的0)013￥01]1'端經電容047接地。
[0030]如附圖20所示，縱向云臺控制電路包括RS485接口電路，RS485接口電路包括集成電路U12，集成電路U12的型號為MAX3485，集成電路U12的RO端接主板Ul的XURXD0/GPA0_0端，集成電路Ul 2的/RE端接DE端后接主板Ul的XEINT16/KP_C0L0/GPH2_0端，集成電路Ul 2的DI端接主板UI的XUTXD0/GPA0_1端，集成電路U12的VDD端接3.3 V，集成電路U12的VDD端經電容Cl 02接地，集成電路U12的B端經電阻R63接地，集成電路U12的B端經電阻R65接集成電路Ul 2的A端，集成電路Ul 2的A端經電阻R66接3.3V，集成電路Ul 2的A端經電阻R67接電阻R71的一端，電阻R71的另一端接集成電路U16的A端，集成電路U12的B端經電阻R64接電阻R69的一端，電阻R69的另一端經電阻R68接地，電阻R69的另一端接集成電路Ul6的B端，集成電路Ul6的型號為MAX3485EESA，集成電路U16的A端經電阻R70接B端，集成電路U16的A端經電阻R72接3.3V，集成電路U16的GND端接地，集成電路U16的/RE端接DE端后接單片機Ul 4的P1.0/RST0UT_L0W端，單片機U14的型號為STC15W201S，集成電路U16的RO端接單片機U14的P3.0/RxD/INT4/T2CLK0端，集成電路U16的DI端接單片機U14的P3.1/TxD/T2端，單片機U14的P3.7/INT/TxD_2端經電阻R73接3.3V，單片機U14的P3.6/INT2/RxD_2端經電阻R75接3.3V，單片機U14的P3.3/INT1端經電阻R74接3.3V，單片機U14的P3.2/INT0端經電阻R76接3.3V，單片機U14的？1.1端接集成電路1]15的爪7端，集成電路1]15為繼電器驅動器1]1^20031^，單片機U14的T0/P1.2端接集成電路U15的IN6端，單片機U14的？1.3端接集成電路1]15的爪5端，單片機U14的T0CLK0/P1.4端接集成電路U15的IN4端，單片機U14的？1.5端接集成電路1]15的IN3端，單片機U14的MCLK0/RST/P5.4端接集成電路U15的IN2端，單片機U14的VCC端接3.3V，單片機U14的P5.5端接集成電路U15的INl端，單片機U14的GND端接集成電路U15的GND端接地，集成電路U15的COM端接5.0V，集成電路U15的OUTI端、0UT2端、0UT3端、0UT4端和COM端接步進電機J14。
[0031]如附圖19所示，橫向云臺控制電路包括集成電路Ul3，集成電路Ul 3為繼電器驅動器ULN2003LV，集成電路U13的INl端接主板Ul的XpwmT0UT0/GPD0_0端，集成電路U13的IN2端接主板Ul的XpwmT0UTl/GPD0_l端，集成電路U13的IN3端接主板Ul的XpwmT0UT2/GPD0_2端，集成電路U13的IN4端接主板Ul的XpwmT0UT3/PWM_MIE/Gro20_3端，集成電路U13的GND端接地，集成電路U13的COM端接SYSVDD，集成電路U13的OUTI端、0UT2端、0UT3端、0UT4端和COM端接步進電機Jl I。
[0032]本發明集成度高的云終端用主板電路由軟件智能控制，采用雙步進電機，步長小，為0.5度，精密程度高。
[0033]如附圖15所示，CMOS攝像頭模塊包括攝像頭U17，攝像頭的型號為0V3640，攝像頭U17的AGND端接地，攝像頭U17的310_0端接主板Ul的Xi2cSDA0/GPDl_0端，攝像頭U17的S1_C端接主板Ul的Xi2cSCL0/GPDl_l端，攝像頭U17的RESET端接主板Ul的XciFIELD/GPEl_4端，攝像頭U17的VSYNC端接主板Ul的XciVSYNC/GPEO_l端，攝像頭U17的PWDN端接地，攝像頭U17的HREF端接主板Ul的XciHREF/GPE0_2端，攝像頭U17的Y9端接主板Ul的XciYDATA7/GPEl_2端，攝像頭U17的XCLK端接主板Ul的XciCLKenb/GPEl_3端，攝像頭U17的Y8端接主板Ul的XciYDATA6/GPEl_l端，攝像頭U17的DGND端接地，攝像頭U17的Y7端接主板Ul的XciYDATA5/GPE1_0端，攝像頭U17的PCLK端接主板Ul的XciPCLK/GPEOJ)端，攝像頭U17的Y6端接主板Ul的XciYDATA4/GPE0_7端，攝像頭U17的Y2端接主板Ul的XciYDATA0/GPE0_3端，攝像頭U17的Y5端接主板Ul的XciYDATA3/GPE0_6端，攝像頭U17的Y3端接主板Ul的XciYDATAl/GPE0_4端，攝像頭U17的Y4端接主板Ul的XciYDATA2/GPE0_5端，攝像頭U17的Yl端接3.3V，攝像頭U17的YO端接地。
[0034]CMOS攝像頭模塊還包括攝像頭電源電路，如附圖16所示，攝像頭電源電路包括集成電路U20、集成電路U21、集成電路U22，集成電路U20的型號為EMP8734-28VF05GRR，集成電路U21的型號為EMP8734-15VF05GRR，集成電路U22的型號為EMP8734-18VF05GRR，集成電路U20的Vin端接5.0V，集成電路U20的Vin端接EN端，集成電路U20的Vin端經電容ClOO接地，集成電路U20的GND端接地，集成電路U20的Vout端接2.8V，集成電路U20的Vout端經電容ClOl接地，集成電路U20的Vout端接磁珠的一端，磁珠的另一端經并聯的電容C102和電容C103接地，磁珠的另一端接攝像頭Ul 7的AVDD端;集成電路U21的Vin端接3.3V，集成電路U21的Vin端接EN端，集成電路U21的Vin端經電容Cl 04接地，集成電路U21的GND端接地，集成電路U21的Vout端經并聯的電容C105和電容C106接地，集成電路U21的Vout端接攝像頭U17的DVDD(1.5V)端;集成電路U22的Vin端接3.3V，集成電路U22的Vin端接EN端，集成電路U22的Vin端經電容C107接地，集成電路U22的GND端接地，集成電路U22的Vout端經并聯的電容C108、電容C109、電容CllO和電容Clll接地，集成電路U22的Vout端接攝像頭U17的D0VDD(1.8V)端。
[0035]CMOS攝像頭模塊還包括受光照度控制的電源電路，如附圖21所示，受光照度控制的電源電路包括集成電路U19，集成電路U19的型號為EML3023-00VF05NRR，集成電路U19的Vin端經電容Cl 12接地，集成電路Ul9的Vin端經電阻R59接EN端，集成電路Ul9的EN端經電阻R75接三極管Ql的集電極，三極管Ql的發射極經電阻R61接地，三極管Ql的基極經電阻R60接地，三極管Ql的基極接光敏三極管Q2的發射極，光敏三極管Q2的集電極接SYSVDD，集成電路U19的VSS端接地，集成電路Ul 9的SW端接電感L4的一端，電感L4的另一端經并聯的電容C113和電阻R62后再經電阻R63接地，電感L4的另一端經電容C114接地，集成電路U19的FB端經電阻R63接地，集成電路Ul 9的EN端接集成電路U8的GP106端。
[0036]以上所述僅僅為本發明的較佳實施例，并不用以限制本發明，凡在本發明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發明的保護范圍之內。
【主權項】
1.一種集成度高的云終端用主板電路，其特征在于:所述主板電路包括主板UI，所述主板Ul 的 XURXD0/GPA0_0 端、XUTXD0/GPA0_1 端、XEINT16/KPJ:0L0/GPH2_0 端、XpwmTOUTO/GPD0_0 端、XpwmTOUT I /GPD0_1 端、XpwmT0UT2/GPD0_2 端和 XpwmT0UT3/PWM_MIE/GPD20_3 端接有云臺控制電路，主板Ul的XURXD1/GPA0_4端和XUTXD1/GPA0_5端接有Zigbee模塊，主板Ul的 XuhDP 端和 XuhDM 端接有 USB 集線模塊，主板 Ul 的 Xi2sSCLKl/PCM_SCLKl/AC97BITCLK/GPC0_0端、Xi2sCDCLKl/PCM_EXTCLKl/AC97RESETn/GPC0_l端、Xi2sLRCKl/PCM_FSYNCl/AC97SYNC/GPC0_2 端、Xi2sSDIl/PCM_SINl/AC97SDI/GPC0_3 端和 Xi2sSD01/PCM_S0UTl/AC97SD0/GPC0_4 端接有音頻模塊和 3G/4G 模塊，主板 Ul 的 Xmmc0CLK/GPG0_0 端、XmmcOCMD/GPG0_1 端、Xmmc0CDn/GPG0_2 端、Xmmc0DATA0/GPG0_3 端、XmmcODATAl/GPG0_4 端、Xmmc0DATA2/GPG0_5端和Xmmc0DATA3/GPG0_6端接SD卡，主板Ul 的Xi2cSDA0/GPDl_0端、Xi2cSCL0/GPDl_l 端、XciPCLK/GPE0_0 端、XciVSYNC/GPEO_l 端、XciHREF/GPE0_2 端、Xe iYDATA0/GPE0_3端、Xe i YDATAI/GPE0_4端、Xe i YDATA2/GPE0_5端、XeiYDATA3/GPE0_6端、XciYDATA4/GPE0_7 端、XciYDATA5/GPEl_0 端、XciYDATA6/GPEl_l 端、XciYDATA7/GPEl_2 端、XciCLKenb/GPEl_3 端和 XciFIELD/GPEl_4 端接有 CMOS 攝像頭模塊，主板 Ul 的 XnRESET 端、XPWRRGT0N 端、XEINT2/GPH0_2 端、Xi2cSDA2/IEM_SCLK/GPDl_4 端、Xi2cSCL2/IEM_SPWI/GPD1_5 端、XmsmADDR2/CAM_B_D2/CF_ADDR2/TS_CLK/GPJ0_2 端和 XmsmADDR3/CAM_B_D3/CF_10RDY/TS_SYNC/GPJ0_3端接有電源管理模塊； 所述USB集線模塊包括集成電路U11，集成電路Ull的USBUP_DP端、USBUP_DM端接主板Ul，集成電路Ul I的VBUS_DET端經電阻R50接3.3V，集成電路Ul I的VBUS_DET端經串聯的電阻R50和電容C89接地，集成電路Ul I的OCSI端經電阻R5 2接3.3V，集成電路U11的0CS2端經電阻R53接3.3V，集成電路Ull的0CS3端經電阻R54接3.3V，集成電路Ull的0CS4端經電阻R55接3.3V，集成電路Ul I的SUSP_IND/L0CAL_PWR/N0N_REM0端經電阻R57接地，集成電路U11的RESET端經電阻R56接3.3V，集成電路Ul I的RESET端經電容C90接地，集成電路Ul I的RESET端接主板Ul的XnRSTOUT端，集成電路Ull的XTAL1/CLKIN端經并聯的電阻R62和晶振X7接集成電路Ul I的XTAL2/CLKIN_EN端，集成電路Ul I的XTAL1/CLKIN端接電容C91的一端，電容C91的另一端接晶振X2，電容C91的另一端接地，電容C91的另一端經電容C92接集成電路Ul I的XTAL2/CLKIN_EN端，集成電路Ul I的TEST端接地，集成電路Ul I的PLLFILT端經電容C96接地，集成電路U11的CRFILT端經電容C1I接地，集成電路Ul I的CRFILT端經電容C1I接集成電路Ul I的VSS端，集成電路Ul I的SDA/SMBDATA/N0N_REM1端經電阻R60接地，集成電路Ul I的SCL/SMBCLK/CFG_SELO端經電阻R59接地，集成電路Ull的HS_IND/CFG_SEL1端經電阻R58接地，集成電路Ul I的RBIAS端經電阻R61接地，集成電路Ul I的VDD33(10)端接3.3V，集成電路Ul I的VDD33(REG)端接3.3V，集成電路Ull的VDD33(10)端經電容C94接地，集成電路Ull的VDD33(10)端接集成電路Ull的VDDPLLREF/VDDA33端，集成電路Ull的VDD33(REG)端經電容C93接地，集成電路Ul I的VDD3 3 (REG)端經電容C95接地，集成電路U11的VDDPLLREF/VDDA3 3端與VDDA33_1 端、VDDA33_2 端、VDDA33_3 端連接，集成電路 Ull 的 VDDPLLREF/VDDA33 端經并聯的電容C97、電容C98、電容C99和電容ClOO接地，集成電路Ul I的USBDN2_DP端和USBDN2_DM端接HOST類型接口普通USB插座。2.如權利要求1所述的一種集成度高的云終端用主板電路，其特征在于:所述主板Ul的型號為S5PV210ΑΗ-Α0 ；所述集成電路Ul I的型號為USB2514B。3.如權利要求1所述的一種集成度高的云終端用主板電路，其特征在于: 所述主板Ul的XOMO端經電阻R7接地，主板Ul的XOMl端經插座J3接地，主板Ul的X0M2端經電阻R6接地，主板Ul的X0M3端經電阻R5接地，主板Ul的X0M4端經電阻R4接地，主板Ul的X0M5端經電阻R3接地，主板Ul的XOMl端經電阻Rl接VDD_10，主板Ul的X0M2端經插座J2接VDD_10，主板Ul的X0M3端經插座Jl接VDD_10，主板Ul的XXTI端經電容Cl接地，主板Ul的XXTO端經電容C2接地，主板Ul的XXTI端經電阻R8接XXTO端，主板Ul的XXTI端經晶振Xl接XXTO端，主板Ul的XusbXTI端經電容C3接地，主板Ul的XusbXTO端經電容C5接地，主板Ul的XusbXTI端經電阻Rl I接XusbXTO端，主板Ul的XusbXTI端經晶振X2接XusbXTO端，主板Ul的XhdmiXTI端經電容C7接地，主板Ul的XhdmiXTO端經電容C8接地，主板Ul的XhdmiXTI端經電阻R14接XhdmiXTO端，主板Ul的XhdmiXTI端經晶振X4接XhdmiXTO端，主板Ul的XrtcXTI端經電容C4接地，主板Ul的XrtcXTO端經電容C6接地，主板Ul的XrtcXTI端經電阻R13接XrtcXTO端，主板Ul的XrtcXTI端經晶振X3接XrtcXTO端，主板Ul的XuhREXT端經電阻RlO接地，主板Ul的XuoREXT端經電阻R12接地，主板Ul的NC/EPLL端經電容C9接地，主板Ul的XDACIREF端經電阻R22接地，主板Ul的乂0六00^?端經電容(:12接地，主板Ul的XDACC0MP端經電容Cl I接地，主板Ul的XmipiVREG_0P4V端經電容ClO接地，主板Ul的XHDMIREXT端經電阻R21接地。
【文檔編號】H04B1/40GK106027110SQ201610342584
【公開日】2016年10月12日
【申請日】2014年7月25日
【發明人】馬曰武, 范蔚, 于勇, 張迎春
【申請人】山東中鴻云計算技術有限公司