電子電路和照相機的制作方法

電子電路和照相機的制作方法
【專利摘要】本發明涉及電子電路和照相機。電子電路包含：用于產生第一組信號和第二組信號的產生電路；和用于傳送第一組信號和第二組信號的傳送路徑。第一組信號由與作為基準時鐘的上升緣和下降緣中的一者的第一邊緣同步化的信號構成，并且，第二組信號由與作為上升緣和下降緣中的另一者的第二邊緣同步化的信號構成。傳送路徑包含用于傳送構成第一組的信號的第一傳送線和用于傳送構成第二組的信號的第二傳送線，并且，第一傳送線和第二傳送線被交替地布置。
【專利說明】
電子電路和照相機
技術領域
[0001]本發明涉及電子電路和照相機。
【背景技術】
[0002]當信號線之間的距離減小時，信號線之間的寄生電容成為問題。特別地，當向兩個相鄰的信號線輸出反相的信號時，由于兩個信號線之間的寄生電容，因此信號轉變延遲。日本專利公開N0.2-284449公開了以解決這種當向兩個相鄰信號線輸出反相信號時出現的問題為目的的發明。具體而言，日本專利公開N0.2-284449公開了包含由用于傳送同相信號的多個信號線構成的第一組信號線和由用于傳送相位與第一組的信號線相反的信號的多個信號線構成的第二組信號線的半導體存儲裝置。在該半導體裝置中，第一組信號線與第二組信號線之間的距離比同一組信號線內的信號線之間的距離大。
[0003]在日本專利公開N0.2-284449中公開的這種通過增加信號線之間的距離減少由于寄生電容導致的信號轉變延遲的方法增加各組信號線占據的面積，并導致電路面積的增加。

【發明內容】

[0004]本發明提供有利于抑制電路面積的增加、同時提高信號傳送的速度的技術。
[0005]本發明的方面中的一個提供一種電子電路，該電子電路包括:被配置為產生第一組信號和第二組信號的產生電路;和被配置為傳送第一組信號和第二組信號的傳送路徑，其中，第一組信號由與作為基準時鐘的上升緣和下降緣中的一者的第一邊緣同步化的多個信號構成，并且，第二組信號由與作為基準時鐘的上升緣和下降緣中的另一者的第二邊緣同步化的多個信號構成，以及，傳送路徑包含被配置為傳送構成第一組信號的多個信號的多個第一傳送線和被配置為傳送構成第二組信號的多個信號的多個第二傳送線，并且，多個第一傳送線和多個第二傳送線被交替地布置。
[0006]本發明的方面中的一個提供一種照相機，該照相機包括:固態圖像傳感器，其中，固態圖像傳感器包含電子電路，該電子電路包含:被配置為產生第一組信號和第二組信號的產生電路;和被配置為傳送第一組信號和第二組信號的傳送路徑，其中，第一組信號由與作為基準時鐘的上升緣和下降緣中的一者的第一邊緣同步化的多個信號構成，并且，第二組信號由與作為基準時鐘的上升緣和下降緣中的另一者的第二邊緣同步化的多個信號構成，以及，傳送路徑包含被配置為傳送構成第一組信號的多個信號的多個第一傳送線和被配置為傳送構成第二組信號的多個信號的多個第二傳送線，并且，多個第一傳送線和多個第二傳送線被交替地布置。
[0007]從參照附圖對示例性實施例的以下描述，本發明的其它特征將變得清晰。
【附圖說明】
[0008]圖1是示出根據第一實施例的電子電路或計數器的布置的示圖；
[0009]圖2是示出根據第一實施例的動作例子的定時圖；
[0010]圖3A和圖3B是分別例示構成傳送路徑的多個傳送線的布置的示圖；
[0011]圖4是示出根據第二實施例的電子電路或計數器的布置的示圖；
[0012]圖5是示出根據第二實施例的動作例子的定時圖；
[0013]圖6是示出根據第二實施例的另一動作例子的定時圖；
[0014]圖7是示出根據第二實施例的又一動作例子的定時圖；
[0015]圖8是示出根據第三實施例的電子電路或固態圖像傳感器的布置的示圖；
[0016]圖9是示出根據第三實施例的電子電路或固態圖像傳感器的一部分的布置的示圖；
[0017]圖10是示出根據第三實施例的電子電路或固態圖像傳感器的另一部分的布置的示圖；以及
[0018]圖11是示出根據第三實施例的電子電路或固態圖像傳感器的動作例子的定時圖。
【具體實施方式】
[0019]以下，將參照附圖描述本發明的示例性實施例。
[0020]將參照圖1描述根據本發明的第一實施例的電子電路I。電子電路I包含產生第一組信號和第二組信號的產生電路GC以及傳送第一組信號和第二組信號的傳送路徑TP。第一組信號由與作為基準時鐘CLK的上升緣和下降緣中的一者的第一邊緣同步化的多個信號OUTO和OUTl構成。第二組信號由與作為基準時鐘CLK的上升緣和下降緣中的另一者的第二邊緣同步化的多個信號0UT2和0UT3構成。傳送路徑TP包含傳送構成第一組信號的多個信號OUTO和OUTl的多個第一傳送線100和120以及傳送構成第二組信號的多個信號0UT2和0UT3的多個第二傳送線110和130。多個第一傳送線100和120與多個第二傳送線110和130被交替地布置。換句話說，以第一傳送線100、第二傳送線110、第一傳送線120和第二傳送線130的次序布置多個第一傳送線100和120與多個第二傳送線110和130。
[0021]產生電路GC可包含邏輯電路LC和定時調整電路TC。邏輯電路LC響應于基準時鐘CLK動作并且產生多個位信號Q0、Q1、Q2和Q3。定時調整電路TC根據從邏輯電路LC輸出的多個位信號Q0、Q1、Q2和Q3產生輸出到多個第一傳送線100和120的第一組信號和輸出到多個第二傳送線110和130的第二組信號。
[0022]定時調整電路TC可包含多個第一觸發器60和70與多個第二觸發器80和90。多個第一觸發器60和70通過根據作為基準時鐘CLK的上升緣和下降緣中的一者的第一邊緣執行同步化產生構成第一組信號的多個信號OUTO和OUTl。多個第二觸發器80和90通過根據作為基準時鐘CLK的上升緣和下降緣中的另一者的第二邊緣執行同步化產生構成第二組信號的多個信號0UT2和0UT3。
[0023]定時調整電路TC可包含信號線52和54。信號線52向多個第一觸發器60和70提供作為基準時鐘CLK的上升緣和下降緣中的一者的第一邊緣。信號線54向多個第二觸發器80和90提供作為基準時鐘CLK的上升緣和下降緣中的另一者的第二邊緣。在一個例子中，信號線52是用于供給基準時鐘CLK的信號線，并且，信號線54是用于供給通過用反向器50使基準時鐘CLK反向獲得的反向基準時鐘的信號線。
[0024]信號線52和54優選被布置為不彼此相交。該布置對減少由各信號線52和54傳送的基準時鐘和反向基準時鐘信號的鈍性(bluntness)是有利的。在圖1所示的例子中，定義不相互重疊的第一矩形區域和第二矩形區域，并且，多個第一觸發器60和70被排列于第一矩形區域中，并且多個第二觸發器80和90被排列于第二矩形區域中。這種布置對提供信號線52和54不相交的布置是有利的。另一方面，例如，在多個第一觸發器60和70與第二觸發器80和90被交替地布置的布置中，信號線52和54可相交。
[0025]在第一實施例中，邏輯電路LC可以是響應于基準時鐘CLK執行計數動作的計數器。計數器的計數模式可例如為向上計數動作或向下計數動作，但也可以是另一模式。在另一例子中，邏輯電路LC可例如為產生分別具有隨機值的信號作為多個位信號QO、Q1、Q2和Q3的電路或者輸出通過處理輸入信號獲得的值的電路。
[0026]在圖1所示的例子中，邏輯電路LC是通過串聯連接多個觸發器10、20、30和40構成的計數器。多個觸發器10、20、30和40分別包含時鐘端子CK、數據輸入端子D、數據輸出端子Q、反向數據輸出端子QB和復位端子R。
[0027]基準時鐘CLK被供給到第一觸發器1的時鐘端子CK。觸發器10的反向數據輸出端子QB和觸發器10的數據輸入端子D連接，并且，從觸發器10的數據輸出端子Q輸出信號Q0。
[0028]第一觸發器10的反向數據輸出端子QB與第二觸發器20的時鐘端子CK連接，并且，第一觸發器10的反向數據輸出QBO被供給到第二觸發器20的時鐘端子CK。觸發器20的反向數據輸出端子QB和觸發器20的數據輸入端子D連接，并且，從觸發器20的數據輸出端子Q輸出信號Ql。
[0029]第二觸發器20的反向數據輸出端子QB與第三觸發器30的時鐘端子CK連接，并且，第二觸發器20的反向數據輸出QBl被供給到第三觸發器30的時鐘端子CK。觸發器30的反向數據輸出端子QB和觸發器30的數據輸入端子D連接，并且，從觸發器30的數據輸出端子Q輸出信號Q2。
[0030]第三觸發器30的反向數據輸出端子QB與第四觸發器40的時鐘端子CK連接，并且，第三觸發器30的反向數據輸出QB2被供給到第四觸發器40的時鐘端子CK。觸發器40的反向數據輸出端子QB和觸發器40的數據輸入端子D連接，并且，從觸發器40的數據輸出端子Q輸出信號Q3。復位信號RES在初始化的時間被供給到觸發器10、20、30和40的各復位端子R。
[0031]在圖2中描述圖1所示的電子電路I的動作。假定各信號Q0、Q1、Q2或Q3在復位信號RES被設定為低電平時被復位到低電平。從第一觸發器10輸出的信號QO在基準時鐘CLK的第一上升緣的時間tl從低電平轉變到高電平，并且在基準時鐘CLK的第二上升緣的時間t2從高電平轉變到低電平。以這種方式，信號QO根據基準時鐘CLK的上升緣切換。
[0032]第一觸發器10的反向數據輸出端子QB與第二觸發器20的時鐘端子CK連接。因此，第二觸發器20響應于從低電平轉變到高電平的第一觸發器10的反向數據輸出QBO改變其輸出信號Q1。更具體而言，在開始計數之后，在從第一觸發器10輸出的信號QO首先從高電平轉變到低電平的時間t2，第二觸發器20將其輸出信號Ql從低電平轉變到高電平。然后，在信號QO第二次從高電平轉變到低電平的時間t4，第二觸發器20將信號Ql從高電平轉變到低電平。以這種方式，每當信號QO從高電平轉變到低電平，S卩，根據信號QO的下降緣(信號QBO的上升緣)，信號Ql切換。
[0033]前面的觸發器的反向數據輸出端子QB與第三和隨后觸發器30和40的各時鐘端子CK連接。因此，第三和隨后觸發器30和40的各動作與第二觸發器20的動作相同，并且，每當來自前面的觸發器的數據輸出端子Q的輸出從高電平轉變到低電平時切換。換句話說，每當來自相應的反向數據輸出端子QB的輸出從低電平轉變到高電平時，觸發器30和40切換。
[0034]如上所述，作為由觸發器10、20、30和40構成的邏輯電路LC的計數器通過執行向上計數動作產生信號Q0、Q1、Q2和Q3。信號Q0、Q1、Q2和Q3分別作為信號0UT0、0UT1、0UT2和0UT3通過包含第一觸發器60和70與第二觸發器80和90的定時調整電路TC被輸出到傳送線100、110、120和130。
[0035]基準時鐘CLK通過信號線52被供給到第一觸發器60和70的各時鐘端子CK，并且，信號QO和Ql被供給到它們的各自的數據輸入端子D。因此，從第一觸發器60和70的各數據輸出端子Q輸出的信號OUTO和OUTl變為通過使各信號QO和Ql延遲基準時鐘CLK的一個周期而獲得的信號。另一方面，通過使基準時鐘CLK反向獲得的反向基準時鐘通過反向器50和信號線54被供給到第二觸發器80和90的各時鐘端子CK，并且，信號Q2和Q3被供給到它們的各自的數據輸入端子D。因此，從第二觸發器80和90的各數據輸出端子Q輸出的信號0UT2和0UT3變為通過使各信號Q2和Q3延遲基準時鐘CLK的周期的一半而獲得的信號。換句話說，信號0UT2和0UT3在時間ta、tb和tc根據基準時鐘CLK的下降緣轉變。
[0036]信號01]1'0、01]1'1、01712和01713被輸出到構成傳送路徑了？的各傳送線100、120、110和130。作為計數值的第一和第二位的信號OUTO和OUTl分別被輸出到第一傳送線100和120。作為計數值的第三和第四位的信號0UT2和0UT3分別被輸出到第二傳送線110和130。如圖1例示的那樣，第一傳送線100和120以及第二傳送線110和130被交替地布置。因此，在輸出信號01]1'0、01]1'1、01712和01713的傳送線100、120、110和130中，相鄰傳送線的信號將不同時轉變。因此，由于傳送線100、120、110和130之間的寄生電容導致的信號轉變延遲減少。另外，可減小傳送線100、120、110和130之間的間隔并且使得其一致化。這種特征對在增加信號傳送速度的同時抑制電子電路I的電路面積增大是有利的。
[0037]圖3A和圖3B分別示出構成傳送路徑TP的傳送線100、120、110和130的例子。圖3A示出傳送線100、120、110和130被布置于同一層上的例子，并且，圖38示出傳送線100、120、110和130被布置于不同的層上的例子。傳送線100、120、110和130通過層間絕緣膜140相互絕緣。傳送線100、120、110和130中的每一個可由例如諸如鋁或銅的導電材料構成。雖然圖3A和圖3B沒有示出，但可緊臨著傳送線100(在圖3A為左面，在圖3B中為上面)以及緊臨著傳送線130(在圖3A為右面，在圖3B中為下面)布置偽傳送線，以使得傳送線100、120、110和130的寄生電容一致化。如果傳送線100、120、110和130被長距離引導，那么可以插入緩沖器。同步化電路可被設置在用于傳送各信號01]1'0、01]1'1、01712和01713的傳送線100、120、110和130與信號OUTO、OUT 1、0UT2和0UT3的傳送目的地電路之間。該同步化電路使信號OUTO、OUTl、0UT2和0UT3與上升緣和下降緣中的僅僅一者同步化。第三實施例是包含這種同步化電路的例子。
[0038]將參照圖4描述根據本發明的第二實施例的電子電路2。注意，沒有在第二實施例中提到的事項可遵照第一實施例。第二實施例包括產生第一組信號和第二組信號的產生電路GC2以及替代邏輯電路LC的邏輯電路LC2。邏輯電路LC2是格雷碼計數器。邏輯電路LC2包含二進制計數器150和EXOR門(異或門)160、170、180和190 C3EXOR門160、170、180和190從作為從二進制計數器150輸出的二進制代碼計數值的信號QO、Q1、Q2和Q3產生各格雷碼信號S0、S1、S2和S3。二進制計數器150可具有例如與根據第一實施例的邏輯電路LC相同的布置，但也可具有另一布置。在本例子中，二進制計數器150響應于基準時鐘CLK執行計數動作并且產生作為二進制代碼計數值的信號Q0、Q1、Q2和Q3。當供給到復位端子RS的復位信號RES變為有效電平時，二進制計數器150將信號Q0、Q1、Q2和Q3復位回初始值。
[0039]在圖5中描述圖4所示的電子電路2的動作。直到時間tlO為止，從二進制計數器150輸出的信號Q0、Q1、Q2和Q3是與圖2中的那些類似的二進制代碼計數值。在時間tlO，供給到二進制計數器150的復位端子RS的復位信號RES變為有效電平，并且，信號Q0、Q1、Q2和Q3均被復位為O。在一個例子中，復位信號RES可由檢測信號Q0、Q1、Q2和Q3分別已達到預定值的解碼器(未示出)提供。在時間til?tl5，在復位信號RES變為有效電平之后，分別具有與時間tl?t5的那些相同的計數值的信號Q0、Q1、Q2和Q3被輸出。
[0040]注意，如圖5所示，作為QO和Ql的EXOR的S0、作為Ql和Q2的EXOR的S1、作為Q2和Q3的EXOR的S2、以及作為Q3和GND(低電平)的EXOR的S3是格雷碼計數值。在作為格雷碼計數值的信號S0、S1、S2和S3中，在單個定時處轉變的信號基本上是I。但是，在二進制計數器150的各計數值在時間tlO處被復位的定時，信號S0、S2和S3同時轉變。因此，即使在格雷碼計數器的情況下，例如，多個信號也可在重復從O到9的計數的同時轉變。僅與作為基準時鐘CLK的上升緣和下降緣中的一者的第一邊緣同步化的第一組信號和僅與作為基準時鐘CLK的上升緣和下降緣中的另一者的第二邊緣同步化的第二組信號由定時調整電路TC產生。傳送構成第一組信號的多個信號OUTO和OUTl的多個第一傳送線100和120和傳送構成第二信號組的多個信號0UT2和0UT3的多個第二傳送線110和130被交替地布置。
[0041]在圖5所示的例子中，通過復位各計數值Q0、Q1、Q2或Q3的功能設定計數范圍。作為其替代，或者除其以外，如圖6例示的那樣，可通過設定計數值Q0、Q1、Q2和Q3的功能設定計數范圍。在圖6所示的例子中，信號QO、Q1、Q2和Q3的初始值分別被設定為1、O、1、O，并且，計數動作從時間tl開始。在這種情況下，信號S0、S1和S2在時間tl處同時轉變。并且，雖然由信號Q0、Q1、Q2或Q3指示的各計數值在圖5中逐一地向上計數，但是，即使在向上計數兩個或更多值的情況下，構成格雷碼的多個信號也可同時轉變。在圖7所示的例子中，信號Q0、Q1、Q2和Q3以3為步階向上計數。計數值在時間11或更早的時間為O，計數值在時間11?t2為3，計數值在時間t2?t3為6，計數值在時間t3?t4為9。在圖7所示的例子中，信號S0、S1和S2在時間t2同時轉變。
[0042]還優選在第二實施例中提供在第一實施例中解釋的那樣的偽傳送線。
[0043]將參照圖8和圖9描述根據本發明的第三實施例的電子電路3。電子電路3構成為固態圖像傳感器。電子電路3包含計數器240和270。計數器240可由根據第一實施例的電子電路I的計數器或根據第二實施例的電子電路2的計數器構成。計數器270可由根據第一實施例的電子電路I的計數器或根據第二實施例的電子電路2的計數器構成。在一個優選的例子中，計數器240由根據第一實施例的電子電路I的計數器構成，并且，計數器270由根據第二實施例的電子電路2的計數器構成。
[0044]電子電路3可包含像素陣列GA、垂直掃描電路210、水平掃描電路260、A/D(模擬/數字)轉換器220、存儲器250、參照電壓產生器280和輸出單元280。像素陣列GA包含多個像素200，多個像素200被排列以構成多個行和列。各像素200包含光電轉換器(例如，光電二極管)。各像素200可包含根據由通過光電轉換器的光電轉換產生的電荷來輸出信號的放大單元。垂直掃描電路210和水平掃描電路260中的至少一個是選擇像素陣列GA的像素200的選擇電路。
[0045]垂直掃描電路210以行為單位選擇像素陣列GA的像素200。由垂直掃描電路210選擇的行的像素200的信號(模擬信號)通過相應的A/D轉換器220被轉換成數字信號。可對于像素陣列GA的各列設置一個A/D轉換器220。計數器240被設置為在多個A/D轉換器220之間被共享并且通過計數動作產生η位計數值(η是自然數)。但是，可包含多個計數器240，以例如對各預定數量的A/D轉換器220分配一個計數器240。
[0046]各A/D轉換器220可包含例如比較像素200的輸出信號和從參照電壓產生器230輸出的參照信號的比較器。參照信號為隨時間改變的信號(例如，斜坡信號)。比較器輸出表示像素200的輸出信號與參照信號的大小關系的比較結果信號。當像素200的輸出信號與參照信號的大小關系逆轉時，比較結果信號改變。通過比較結果信號的變化的觸發，各存儲器250保持從計數器240供給的各計數值。根據來自像素200的像素信號的各數字值(計數值)由存儲器250保持。
[0047]水平掃描電路260依次選擇與像素陣列GA的多個行對應的多個存儲器250中的每一個，并且，根據從計數器270供給的計數值向輸出單元280傳送選擇的存儲器250的信號。
[0048]圖9示出圖8的區域A的布置的特定例子。各存儲器250由分別保持I位信號的多個存儲器252構成。計數器240可由例如根據第一實施例的電子電路I的計數器構成。由計數器240產生的計數值(上述的信號OUTO、0UT2、OUTI和0UT3)被輸出到包含各傳送路徑100、110、120和130的傳送路徑TP ο雖然各計數值在第一實施例例示的布置中為4位計數值，但在本例子中位數可被自由確定。傳送路徑TP可被理解為計數器240的部件或另一模塊的部件。基準時鐘CLK通過基準時鐘線90被供給到計數器240。
[0049]輸出到各傳送線100、110、120和130的信號(計數值)01]1'0、01]1'1、01712和01713通過同步化電路被供給到存儲器250。同步化電路使信號OUTO、0UT1、0UT2和0UT3與基準時鐘CLK同步化，使得均與基準時鐘CLK的上升緣和下降緣中的一者同步化。在圖9所示的例子中，輸出到各傳送線100和120的信號OUTO和OUTl是與基準時鐘CLK的上升緣同步化的信號，并且通過緩沖器300和320被供給到分別保持相應的位信號的存儲器250。另一方面，輸出到各傳送線110和130的信號0UT2和0UT3是與基準時鐘CLK的下降緣同步化的信號。因此，輸出到各傳送線110和130的信號0UT2和0UT3通過根據基準時鐘CLK的上升緣動作的觸發器310和330同步化，并且，被供給到分別保持相應的位信號的存儲器250。
[0050]通過在上述的布置中傳送信號0UT0、0UT1、0UT2和0UT3，可減小各傳送線100、120、110和130之間的間隔并且使其一致化。
[0051]另外，根據第三實施例，可以提供以下的效果。在常規的方法中，來自多個傳送線的相互電容耦合的影響(信號轉變速度)強烈地依賴于計數值(通過各信號轉變的位的數量)。因此，如果計數值通過常規的方法被供給到存儲器250，那么一個計數值向另一計數值的轉變時間強烈依賴于這些計數值，并且，A/D轉換的線性可減小。另一方面，在第三實施例中，由于來自傳送線100、110、120和130的相互電容耦合的影響減少，因此，使得一個計數值向另一計數值的轉變時間一致化且可改善A/D轉換的線性。
[0052]緩沖器300和320的驅動能力和觸發器310和330的驅動能力優選彼此相等。另外，在第三實施例中，優選緊臨著各傳送線100和130設置偽傳送線。并且，可在傳送線290的兩側設置偽傳送線，從而可使得伴隨傳送線290的寄生電容與伴隨傳送線100、110、120和130的寄生電容一致。這是由于觸發器310和330的輸出響應通過傳送線290傳送的基準時鐘CLK轉變。因此，如果傳送線290的寄生電容與傳送線100和120的寄生電容大大不同，那么來自緩沖器300和320的輸出的轉變定時與來自觸發器310和330的輸出的轉變定時將偏移。
[0053]圖10示出圖8的區域B的布置的特定例子。計數器270由例如根據第二實施例的電子電路2的計數器構成。但是，作為計數值的信號OUTO、0UT2、OUTI和0UT3被輸出到各傳送線340、350、360和370。傳送線340、350、360和370按傳送線340、350、360和370的次序被依次布置。
[0054]水平掃描電路260是由多個單元電路390、400和410構成的解碼器。基準時鐘CLK通過基準時鐘線380被供給到計數器270和構成水平掃描電路260的多個單元電路390、400和410。
[0055]構成水平掃描電路260的多個單元電路390、400和410中的每一個包含上位解碼器420、觸發器430和下位解碼器440。信號0UT2和0UT3被輸入到各上位解碼器420的各輸入端子INl和IN2，并且，各上位解碼器420的輸出被供給到相應的觸發器430。各電路單元390、400和410的布置大致相同，但在上位解碼器420的哪個輸出端子與觸發器430的數據端子D連接方面不同。單元電路390的輸出端子Ul、單元電路400的輸出端子U2和單元電路410的輸出端子U3分別與相應的觸發器430的端子D連接。基準時鐘CLK被供給到各觸發器430的時鐘端子CK，并且，輸出端子Q與各下位解碼器440的使能端子EN連接。信號OUTO和OUTl被供給到下位解碼器440的各輸入端子INl和IN2，并且，解碼結果被輸出到相應的輸出端子0UT〈3:0>。
[0056]圖11示出圖10所示的布置的定時圖。從計數器270輸出的信號0UT0、0UT1、0UT2和0UT3是表示格雷碼計數值的信號。信號OUTO和OUTl是與基準時鐘CLK的上升緣同步化的信號，并且，信號0UT2和0UT3是與基準時鐘CLK的下降緣同步化的信號。
[0057]從計數器270輸出的信號OUTO和OUTl是與基準時鐘CLK的上升緣同步化地向上計數的格雷碼計數值。由各信號OUTO和OUTI構成的計數值分別在時間11從O變為1、在時間t2從I變為2、在時間t3從2變為3、在時間t4變為0，并且，隨后重復相同的動作。即，由各信號OUTO和OUTl構成的計數值分別重復從O到3的計數。另一方面，從計數器270輸出的信號0UT2和0UT3是與基準時鐘CLK的下降緣同步化地向上計數的格雷碼計數值。由信號0UT2和0UT3構成的計數值從O變為3的周期是由信號OUTO和OUTI構成的計數值從O變為3的周期的I /4。由信號0UT2和0UT3構成的計數值分別在時間tb從O變為1、在時間tc從I變為2、在時間td從2變為3。
[0058]當由供給到各輸入端子INl和IN2的信號0UT2和0UT3構成的計數值變為0、I和2時，各上位解碼器420的輸出端子U1、U2和U3變為高電平。因此，作為對于單元電路390的觸發器430的輸入信號的Ul在時間ta?tb變為高電平。作為對于單元電路400的觸發器430的輸入信號的U2在時間tb?tc變為高電平。作為對于單元電路410的觸發器430的輸入信號的U3從時間tc到td變為高電平。
[0059]單元電路390的觸發器430使輸入信號Ul的上升緣延遲基準時鐘CLK的周期的一半(即，與基準時鐘CLK的上升緣同步化地將信號ENl變為高電平)。單元電路400的觸發器430使輸入信號U2的上升延遲基準時鐘CLK的周期的一半(S卩，與基準時鐘CLK的上升緣同步化地將信號EN2變為高電平)。單元電路410的觸發器430使輸入信號U3的上升延遲基準時鐘CLK的周期的一半(S卩，與基準時鐘CLK的上升緣同步化地將信號EN3變為高電平)。
[0060]在各下位解碼器440中，當使能信號ENx(x是I?3)處于低電平時，輸出端子0UT〈3:0>變為低電平。另一方面，當使能信號ENx處于高電平時，當從各輸入端子INl和IN2輸入的計數值信號的計數值變為0、1、2和3時，輸出信號D0UT〈0>、D0UT〈1>、D0UT〈2>和D0UT〈3>分別變為高電平。因此，在使能信號ENl處于高電平的時間t0?t4，單元電路390的下位解碼器440的輸出端子0UT〈3:0>依次變為高電平。即，輸出信號D0UT〈0>、〈1>、〈2>和〈3>依次變為高電平。在使能信號EN2處于高電平的時間t4?t8，單元電路400的下位解碼器440的輸出端子0UT<3: 0>依次變為高電平。即，輸出信號D0UT〈4>、<5>、〈6>和〈7>依次變為高電平。在使能信號EN3處于高電平的時間t8?112，單元電路410的下位解碼器440的輸出端子0UT〈 3: 0>依次變為高電平。即，輸出信號D0UT〈8>、〈9>、〈10>和〈11>依次變為高電平。
[0061 ]根據第三實施例，以與減少來自上述的傳送線100、110、120和130的相互電容耦合的影響相同的方式，減少來自傳送線340、350、360和370的相互電容耦合的影響。因此，使得對于通過相應傳送線340、350、360和370傳送的計數值，一個計數值向另一計數值的轉變一致。這允許輸出信號D0UT〈0>?〈12>的各脈沖寬度被一致化，且允許存儲器250的數據被輸出到輸出單元280的各時段被一致化。因此，變得能夠防止產生具有極短的讀出時間的列且執行更迅速的讀出動作。優選使得伴隨各傳送線340、350、360、370和380的寄生電容一致化。
[0062]注意，雖然上述的例子示出計數器270與水平掃描電路260連接的布置，但是它可以是計數器270與垂直掃描電路210連接的布置。在上述的例子中，在與計數器240連接的傳送線100?130和與計數器270連接的傳送線340?370兩者中，交替地布置傳送與上升緣同步化的信號的傳送線和傳送與下降緣同步化的信號的傳送線。作為該布置的替代，可在與計數器240連接的傳送線100、110、120和130中交替地布置傳送與上升緣同步化的信號的傳送線和傳送與下降緣同步化的信號的傳送線。作為替代方案，可在與計數器270連接的傳送線340、350、360和370中交替地布置傳送與上升緣同步化的信號的傳送線和傳送與下降緣同步化的信號的傳送線。
[0063]作為根據上述的電子電路中的每一個的固態圖像傳感器的應用例子，以下將解釋包括固態圖像傳感器的照相機。照相機的概念不僅包括主要目的是成像的裝置，而且包括以成像功能為輔助功能的裝置(例如，個人計算機或便攜式終端)。照相機可包括根據在上述的實施例中例示的本發明的固態圖像傳感器和處理來自固態圖像傳感器的輸出信號的處理單元。該處理單元可包含A/D轉換器和處理從A/D轉換器輸出的數字數據的處理器。
[0064]雖然已參照示例性實施例說明了本發明，但應理解，本發明不限于所公開的示例性實施例。所附權利要求的范圍應被賦予最寬的解釋以包含所有這樣的修改以及等同的結構和功能。
【主權項】
1.一種電子電路，其特征在于包括: 被配置為產生第一組信號和第二組信號的產生電路;和 被配置為傳送第一組信號和第二組信號的傳送路徑， 其中，第一組信號由與作為基準時鐘的上升緣和下降緣中的一者的第一邊緣同步化的多個信號構成，并且，第二組信號由與作為基準時鐘的上升緣和下降緣中的另一者的第二邊緣同步化的多個信號構成，以及， 傳送路徑包含被配置為傳送構成第一組信號的多個信號的多個第一傳送線和被配置為傳送構成第二組信號的多個信號的多個第二傳送線，并且，所述多個第一傳送線和所述多個第二傳送線被交替地布置。2.根據權利要求1所述的電路，其中，產生電路包含:被配置為通過響應于基準時鐘而動作來產生多個位信號的邏輯電路，以及被配置為根據從邏輯電路輸出的多個位信號來產生第一組信號和第二組信號的定時調整電路。3.根據權利要求2所述的電路，其中，定時調整電路包含:被配置為通過根據第一邊緣執行同步化來產生第一組信號的多個第一觸發器，以及被配置為通過根據第二邊緣執行同步化來產生第二組信號的多個第二觸發器，以及 被配置為向多個第一觸發器提供第一邊緣的信號線和被配置為向多個第二觸發器提供第二邊緣的信號線彼此不相交。4.根據權利要求2所述的電路，其中，所述邏輯電路包含被配置為響應于基準時鐘來執行計數動作的計數器。5.根據權利要求3所述的電路，其中，邏輯電路包含被配置為響應于基準時鐘來執行計數動作的計數器。6.根據權利要求4所述的電路，其中，計數器包含二進制計數器。7.根據權利要求4所述的電路，其中，計數器包含格雷碼計數器。8.根據權利要求7所述的電路，其中，計數器具有復位計數值的功能和設定計數值的功能中的至少一個。9.根據權利要求4所述的電路，還包括: 包含多個像素的像素陣列;和 被配置為A/D轉換來自像素陣列的信號的A/D轉換器， 其中，來自計數器的計數值被供給到A/D轉換器。10.根據權利要求5所述的電路，還包括: 包含多個像素的像素陣列;和 被配置為A/D轉換來自像素陣列的信號的A/D轉換器， 其中，來自計數器的計數值被供給到A/D轉換器。11.根據權利要求4所述的電路，還包括: 包含多個像素的像素陣列;和 被配置為選擇像素陣列的像素的選擇電路， 其中，第一組信號和第二組信號通過傳送路徑被供給到選擇電路。12.根據權利要求5所述的電路，還包括: 包含多個像素的像素陣列;和 被配置為選擇像素陣列的像素的選擇電路， 其中，第一組信號和第二組信號通過傳送路徑被供給到選擇電路。13.根據權利要求1所述的電路，還包括: 被配置為執行同步化以使得通過傳送路徑傳送的第一組信號和第二組信號僅與第一邊緣和第二邊緣中的一者同步化的同步化電路。14.一種照相機，其特征在于包括: 固態圖像傳感器， 其中，固態圖像傳感器包含電子電路，該電子電路包含: 被配置為產生第一組信號和第二組信號的產生電路;和 被配置為傳送第一組信號和第二組信號的傳送路徑， 其中，第一組信號由與作為基準時鐘的上升緣和下降緣中的一者的第一邊緣同步化的多個信號構成，并且，第二組信號由與作為基準時鐘的上升緣和下降緣中的另一者的第二邊緣同步化的多個信號構成，以及， 傳送路徑包含被配置為傳送構成第一組信號的多個信號的多個第一傳送線和被配置為傳送構成第二組信號的多個信號的多個第二傳送線，并且，多個第一傳送線和多個第二傳送線被交替地布置。
【文檔編號】H04N5/369GK105933622SQ201610098605
【公開日】2016年9月7日
【申請日】2016年2月23日
【發明人】小林秀央, 山崎和男, 樋山拓己
【申請人】佳能株式會社