數據接收器和用于將數據接收器實現在集成電路中的方法

數據接收器和用于將數據接收器實現在集成電路中的方法
【專利摘要】本發明涉及一種實現在集成電路中的數據接收器。所述數據接收器包括：接收數據信號的輸入(305)；第一均衡電路(304)，其被耦接以接收所述數據信號，其中所述第一均衡電路被用于接收所述數據信號的數據；以及第二均衡電路(310)，其被耦接以接收數據信號，所述第二均衡電路被用于調整時鐘相位偏移。
【專利說明】
數據接收器和用于將數據接收器實現在集成電路中的方法
技術領域
[0001] 本發明大體設及集成電路設備，并且具體設及數據接收器和用于將數據接收器實 現在集成電路設備中的方法。
【背景技術】
[0002] 集成電路設備是很多電子設備的重要部分，其中一個電子設備作為一個整體的運 行取決于集成電路設備的運行。數據傳輸是很多集成電路設備的重要元素，數據傳輸的速 度和可靠性影響著電子設備的運行。數據能夠W串行數據或者并行數據的方式被傳輸。串 行-解串（串并轉換)收發器(也被稱為千兆位收發器)被廣泛用于在背板上W極高的速度傳 輸數字數據。串并轉換收發器的接收器包括兩個關鍵功能模塊，包括:負責打開數據信號眼 圖的均衡模塊，W及負責從數據中恢復時鐘W使數據眼圖能夠被最優選通的時鐘和數據恢 復(CDR)模塊。
[0003] 由于背板信道存在頻率相關的耗損，該耗損會產生符號間干擾(ISI)，進而導致數 據眼圖閉合，因此均衡是必要的。在串并轉換收發器中，由于時鐘定時信息是內嵌于數據本 身的，因此CDR是必要的。該方法省去了傳統并行總線的（數據和時鐘之間的）延遲匹配要 求。然而，使得串并轉換收發器能夠實現的常規技術實現起來代價高昂并且存在諸多缺點。

【發明內容】

[0004] 本發明描述了一種實現在集成電路中的數據接收器。所述數據接收器包括:接收 數據信號的輸入;第一均衡電路，其被禪接W接收所述數據信號，其中所述第一均衡電路被 用于接收所述數據信號的數據；W及第二均衡電路，其被禪接W接收所述數據信號，其中所 述第二均衡電路被用于調整時鐘相位偏移。
[0005] 另一種實現在集成電路中的數據接收器包括:接收數據信號的輸入;第一時鐘和 數據恢復電路，其被用于接收所述數據信號的數據；W及第二時鐘和數據恢復電路，其被用 于調整時鐘相位偏移。
[0006] 本發明還掲示了一種用于將數據接收器實現在集成電路中的方法。所述方法包 括:接收數據信號；在所述數據接收器中實現第一時鐘和數據恢復電路W恢復所述數據信 號的數據；W及在所述數據接收器中實現第二時鐘和數據恢復電路W調整時鐘相位偏移。
[0007] 通過閱讀W下詳細說明，運些和其他的方面及特性將是明顯的。
【附圖說明】
[000引圖1示出了對數據信號的數據進行檢測的時序圖；
[0009] 圖2示出了對數據信號的數據進行檢測的另一時序圖；
[0010] 圖3示出了在集成電路中使得數據能夠被接收的電路的框圖；
[0011] 圖4示出了在集成電路中使得數據能夠被接收的電路的另一框圖；
[0012] 圖5示出了相位插值器的框圖；
[0013] 圖6示出了鎖相環路的框圖；
[0014] 圖7示出了包含多條數據通路的電路的框圖，所述數據通路在集成電路中使得數 據能夠被接收；
[0015] 圖8示出了對設備進行編程的系統的框圖，所述設備具有可編程資源；
[0016] 圖9示出了包括可編程資源的設備的框圖，所述可編程資源可W實現圖1至7的電 路；
[0017] 圖10示出了圖9中設備的可配置邏輯元件的框圖；
[0018] 圖11示出了在集成電路中傳輸數據的方法的流程圖；W及
[0019] 圖12示出了在集成電路中傳輸數據的方法的另一流程圖。
[0020] 具體【附圖說明】
[0021] W下描述的各種電路和方法設及一種實現在集成電路中的數據接收器。所述電路 和方法通過在數據接收器中選擇性地實現不同的均衡器和CDR電路(例如通過實現在集成 電路中的數據接收器)來降低對電路的要求并提高性能。更具體地，單獨的CDR電路被實現 W執行單獨的數據接收和時鐘相位偏移調整功能。比如，Alexander CDR電路可W被實現W 接收數據，而Mue 1 Ier-Mul 1 er CDR電路可W被實現在相同的電路中W調整時鐘相位偏移。 分別的均衡電路并和不同的CDR電路一起實現，其中，為具體的CDR電路選擇運些均衡電路。
[0022] 正如W下將詳細說明的，所述電路布置在實現數據接收器的同時提供了顯著的優 勢，并且克服了多種問題。比如，當單獨的CDR電路被實現時，不需要在交叉(crossing)時執 行展開(unrolling)。對于需要實現超過1比特的展開的傳統高速設計來說，該優勢更加顯 著。限幅器(Slicer)總數量同樣被縮減，節省了前端和時脈功耗。所述電路和方法同樣允許 使用一個強大的連續時間線性均衡器(CTLE)，從而在不影響有效載荷數據信噪比（SNR)的 情況下打開眼圖交叉。所述電路和方法同樣解決了與基于次交叉(minor crossing)的電路 實現有關的任何CDR速度問題，比如在數據接收器中的Mueller-Muller電路，該數據接收器 不使用全部的數據轉換。所述電路和方法同樣解決了任何滿足時鐘模式要求的問題，當僅 僅實現Muel Ier-Mul Ier CDR電路時，運些問題不太可能得到解決，比如傳遞在很多數據傳 輸協議中的一致性抖動容限碼型(CJTPAT)。雖然在高背板耗損的情況下，設計中的非展開 (non-unrolled)交叉可能會出現不良開眼（eye opening) W及因此產生的模糊交叉，而W 下描述的各種電路和方法通過單獨采用信道反轉CTLE，克服了該不良開眼。
[0023] 雖然說明書包括權利要求，并且權利要求定義了被看作是新穎的本發明的一個或 多個實施方式的特征，但相信，在結合附圖考慮所述描述時將更好地理解所述電路和方法。 雖然掲示了各種電路和方法，但應理解，所述電路和方法僅示范可W各種形式體現的發明 性布置。因此，本說明書中所掲示的特定結構和功能細節并非解釋為限定，而是僅作為權利 要求書的依據并且作為用于教導所屬領域技術人員在實際上任何適當詳細結構中W各種 方式使用發明性布置典型基礎。并且，本文中所使用的術語和短語并非意圖限定，而是提供 所述電路和方法的可理解的描述。
[0024] 首先轉到圖1，其為示出了對數據信號的數據進行檢測的時序圖，更具體地，使用 Alexander CDR電路檢測數據。Alexander CDR相位檢測算法(也被稱為2X過采樣)利用數據 比特之間的"主"交叉(major crossing)來提取內嵌的時鐘定時信息。Alexander CDR電路 對時間點進行捜索，在該時間點，被捕捉交叉與轉換前比特(before-transition-bit)或轉 換后比特(after-transition-bit)相等具有相同的可能性（即50 %可能性）。因為使用了全 部數據轉換，所^Alexander CDR在數據模式上是不可知的。如圖1所示，如果被捕捉交叉X 與A相同（與B相反），則時鐘提前。如果被捕捉交叉X與B相同，則時鐘遲滯。然而，正如W下將 詳細說明的，當實現接收器的電路功能（例如，時鐘相位控制）時，實現Alexander CDR可能 代價局昂。
[0025]現轉而參見圖2,其為示出了使用Mueller-Muller CDR算法(也被稱為波特率或者 定時梯度CDR)檢測數據信號的數據的另一時序圖。Mueller-Muller CDR采用如圖2所示的 "次"交叉來提取時鐘。在眼圖峰值處形成的次交叉是由游標前和游標后符號間干擾（ISI) 所產生的波形彎曲造成的。在圖2中，短劃線所示的曲線由游標后ISI彎曲（即發生在峰值之 前的數據轉換)而產生。長劃線所示的曲線由游標前ISI彎曲（即發生在峰值之后的數據轉 換)而產生。也就是說，Mueller-Muller CDR的實現是在均衡后的眼圖中尋求一個具有相同 數量游標前和游標后ISI的采樣點。應當注意的是，圖2的另一半碼型（即底部的轉換)被省 略了。由于短劃線曲線和長劃線曲線不同時發生，因此實際上，上述"位面（level)比較"是 通過將短劃線曲線或長劃線曲線與圖2中的水平劃線相比較而完成的。該水平劃線的位面 在圖2中標記為P，其被稱為所述峰值的"期望值"。該水平劃線被處于該采樣點的另一環路 所調整，該另一環路將會是短劃線曲線和長劃線曲線的平均。該位面也被稱為誤差限幅器 位面。
[00%] 應當注意的是，MuelIer-MulIer CDR算法對看上去類似雙UI循環時間時鐘（比如 OlOlOl…定時模式)的數據模式不起作用。一項能夠支持該時鐘模式的CDR技術必須通過被 很多協議所要求的CJTPAT測試。然而，Mue 11 er-Mu 11 er CDR算法無法區分由游標前ISI產生 的彎曲和由游標后ISI產生的彎曲，運二者永遠是同時并存的，因此Mueller-Muller CDR技 術不能被用于檢測時鐘模式。若一次轉換要對Mueller-Muller CDR算法有所幫助，則該轉 換的至少一側（即前置比特或者后置比特)必須是重復比特。因此，由于并非所有的轉換被 使用，因此Mueller-Muller CDR算法與Alexander CDR算法相比檢測"收益"較低。
[0027] 現轉而參見圖3,其示出了在集成電路中使得數據能夠被接收的電路的框圖。更具 體地，數據通路302被禪接W接收線性均衡器304的輸出，該數據通路可W是例如判決反饋 均衡器(DFE)數據通路，該線性均衡器在此處被示為CTLE，更具體地，為長尾修正CTLE。所述 數據通路302產生解串行化的用戶數據。接收器輸入數據信號被輸入305接收，并被禪接至 線性均衡器304dCDR和自適應邏輯電路306被禪接至數據通路302的輸出。第二通路308也被 禪接至接收到的輸入數據流，如下文將更詳細說明的，其中該第二通路用于調整時鐘相位 偏移。第二通路308包括禪接至第二線性均衡器310的輸出的非0!^交叉通路，該線性均衡器 在此處被示為信道反轉CTLE。由于輸入305的輸入波形在任何時刻都是由重疊的ISI所形成 的，該重疊的ISI來自于當前比特之前的若干比特W及當前比特的微弱信號，因此信號的均 衡消除了ISI，并且凸顯出該微弱的當前比特。在那一時刻，信號的眼圖被識別W確定主次 交叉、峰值等。正如W下將詳細說明的，作為展開操作的一部分，當波形被一定程度上向上 或向下移動之后，所述CDR和自適應邏輯電路接收捕捉觸發器的輸出。
[0028] 第一相位插值器312被禪接W向數據通路302提供第一時鐘信號，并且第二相位插 值器314被禪接W向第二數據通路308提供第二時鐘信號。每個相位插值器被禪接W從鎖相 環路(P化)電路接收時鐘信號的多重相位。有關相位插值器和化L電路的更多細節將在圖5 和圖6中給出。
[0029] 例如由CTLE電路或由前饋均衡器(FFE)為離散時間設計提供的均衡，線性均衡是 一種低成本(即，功耗和復雜度低)的均衡方案，其僅在高頻區域增強信號強度，比如通過高 通濾波器來反轉背板耗損的轉換函數。此處理過程在增強需要的高頻信號的同時，也增強 了不需要的高頻噪聲。應當注意的是，該術語"噪聲"意圖包括其他非理想因素，如串擾和反 射。該增強效果被稱為"噪聲著色"。噪聲著色將(處于均衡器輸入的）噪聲脈沖轉化為另一 不同形狀的（處于均衡器輸出的）波形，該波形是CTLE的脈沖響應。由于CTLE電路脈沖響應 的延伸超過單個比特的范圍，因此該轉化后的"噪聲"不再是"純粹"的噪聲。也就是說，該噪 聲包含額外的能量內容，其可通過觀察過去的噪聲來"預估"。由此可見，僅包含CTLE的設計 會帶來次佳的信噪比（SNR)，從而會導致次佳的誤碼率(肥R)。因此，線性均衡僅適用于能夠 容忍由增強帶來的噪聲著色的低耗損環境。
[0030] 然而，通過提供如圖3所示的DFE數據通路，性能得到改善。DFE是一種有利于高耗 損環境的均衡方案。在0!?設計中，游標后ISI被ISI修正信號所消除，該ISI修正信號由前置 判決成比例生成。因此，上述非理想因素的影響被阻擋在"0"或"r的判決過程中。換句話 說，如果正確做出該"0"或"r的判決，那么判決后的數據比特將會跟發射器內部未受污染 的原始數據一樣清潔。之后，該清潔的比特可被用來合成接收器內的用于均衡的無噪聲DFE 修正信號。過去的比特被存儲于〇!^的有限脈沖響應(FIR)電路中，該有限脈沖響應電路為 具有抽頭和加權輸出的數字延遲鏈。運樣，處于捕捉寄存器或者觸發器(其中做出"0"或"r 的判決）的輸入處的非理想因素頻譜就能夠與處于RX輸入板（即非"著色"）處的噪聲頻譜保 持一致。DFE均衡的該特性(即非理想因素信號不被著色)給具有Dra電路的電路帶來了優越 的SNR和邸R性能。
[0031] 現轉而參見圖4,其示出了在集成電路中使得數據能夠被接收的電路的另一框圖。 圖4所示電路是基于圖3所示電路，但是更具體地，圖4所示電路掲示了 DFEFIR濾波器402,該 濾波器被禪接W接收各種輸入。更具體地，自適應邏輯404被禪接至數模轉換器(DAC)406， 該數模轉換器的輸出被禪接至DFEFIR濾波器402。所述DAC 406產生指定為A至化的信號，其 中A = -UT，B = +UT，C = +/-UT+Vpeak，D = 0。垂直眼圖掃描邏輯408同樣被禪接至DAC 409，該 DAC 409產生值E =-/+UT-AVscan。
[0032] 應當注意的是，DFEFIR濾波器402的h2至hlO被例如最小均方誤差(MM沈)算法通過 使用"峰值"信息自動設置(正如所屬領域所公知的），并且hi被指定為UTdMMSE使得存在于 DFE反饋上的值（即每個抽頭的強度)能夠被選擇，從而平均上任何在先的數據比特與當前 比特的削峰(peak-slicing)結果無關。如果MMSE算法判定某一抽頭的值不正確，則MMSE算 法將調整該抽頭W使得其正確。設置UT的方法與設置h2至hlO值的方法相同，但由于均衡第 一個DFE抽頭的代價高昂，因此該抽頭被單獨指定為UT。如果展開（W下將更加詳細地說明） 沒有被用在hi上，則定時要求將不會得到滿足。因此，UT值被設置W適應信道耗損。如果發 射器與接收器直接相鄰，則UT值將被（自動）調整為0。如果信道處于所支持的最高耗損，比 如30地的耗損，則UT將被設置為最大值(約150mV)。
[0033] 比較器410接收信號AW及求和電路411的輸出，該求和電路接收DFEFIR濾波器402 的輸出W及線性均衡器304的輸出。比較器410的輸出被禪接至寄存器412。比較器414被禪 接W接收信號BW及求和電路411的輸出。比較器414的輸出被禪接至寄存器416。寄存器412 及寄存器416的輸出均被禪接至復用器418,該復用器418的是dataO信號。類似地，比較器 420接收信號AW及求和電路421的輸出，該求和電路同樣接收DFEFIR濾波器402的輸出W及 線性均衡器304的輸出。比較器420的輸出被禪接至寄存器422。比較器424被禪接W接收信 號BW及求和電路421的輸出。比較器424的輸出被禪接至寄存器426。寄存器422及寄存器 426的輸出均被禪接至復用器428,該復用器428的輸出為datal信號。因此，dataO及datal信 號通過兩個CDR電路中產生時鐘信號的一個而產生，所述時鐘信號含有用于接收輸入數據 流的數據的適當定時。
[0034]比較器430被禪接W接收信號CW及求和電路411的輸出。比較器430的輸出被禪接 至寄存器432,該寄存器432的輸出為peakO信號。類似地，比較器434被禪接W接收信號CW 及求和電路421的輸出。比較器434的輸出被禪接至寄存器436,該寄存器436的輸出為peakl 信號。peakO及peakl信號的目的是為Mueller-Muller CDR提供定時，W及為自適應邏輯404 提供"誤差"信號，從而找到最佳均衡設置。因此，peakO及peakl信號的雙重目的在于使得數 據恢復能夠實現（比如通過使用Alexander CDR電路），并且通過重用對數據恢復已經可用 的信息來有效確定相位偏移(比如通過使用Mueller-Muller CDR)。
[0(X3日]在此被示為Alexander CDR電路的第一CDR電路438被禪接至相位插值器312,該相 位插值器312的輸出為時鐘信號，如圖所示，該時鐘信號被禪接W控制寄存器412、416、422、 426、432及436eAlexander CDR電路通過分析輸入數據信號W及確定時鐘的適當相位來恢 復時鐘信號，所述時鐘的適當相位由化L 439提供并且用于接收數據。盡管Alexander CDR 電路可W因為下述原因而被實現，但是應當理解，其他檢測次交叉的CDR電路同樣可W被實 現，運些CDR電路能夠從數據中準確提取時鐘信號。
[0036] 第二CDR電路被實現W能夠調整時鐘相位偏移。更具體地，比較器462被禪接W接 收信號DW及第二線性均衡器310的輸出。比較器462的輸出被禪接至寄存器464,該寄存器 464產生非展開的化OSSingO信號。類似地，比較器466被禪接W接收信號DW及第二線性均 衡器310的輸出。比較器466的輸出被禪接至寄存器468,該寄存器468產生非展開的 Crossingl信號。在此被示為Mueller-Muller CDR電路的第二CDR電路472的輸出W及第一 CDR電路438的輸出被禪接至求和電路473。求和電路473的輸出W及來自化L439的時鐘被禪 接至相位插值器314。盡管第二電路472在此被示為Mueller-Muller CDR電路，但是應當理 解，其他CDR電路，尤其是采用次交叉來提取時鐘信號的CDR電路，同樣可W被使用。
[0037] 與眼圖掃描相關的掃描值同樣被執行。比較器474被禪接至求和電路411的輸出W 及由DAC 409產生的輸出信號E。比較器474的輸出被禪接至寄存器476W產生scanO信號。類 似地，比較器478被禪接至求和電路421的輸出W及由DAC 409產生的輸出信號E。比較器478 的輸出被禪接至寄存器479W產生scanl信號。水平眼圖掃描邏輯480被禪接至求和電路 482,該求和電路482同樣接收第一CDR電路438的輸出。相位插值器484接收求和電路482的 輸出，并且產生禪接至寄存器476及479的時鐘信號輸出。scanl及scanO提供數據捕捉結果， 除了（由da化1和dataO完成的）正常運行捕捉之外，其還帶有一定量(相對于正常運行來說） 的偏移。比如，如果添加偏移X，且scanl和datal永遠相同，則無誤差。但是，如果我們添加偏 移y，且scanl和datal有時可能會不同（即存在誤差），則出現誤碼的邊界就處于X和y之間， 該邊界可能是水平或垂直的。該知識僅用于眼圖掃描，其在正常運行中并不真正必要。
[0038] Alexander CDR在兩個實際用戶數據之間的某一點上捕捉結果。換句話說，運些結 果需要與數據"異相位(out of地ase)"。因此，正如圖4所示，"峰值(peak)"的時鐘與驅動 "數據(data)"的時鐘是相同的，峰值和數據的差別僅存在于它們的垂直削峰位面。峰值具 有額外的偏移W使其檢測峰值。Alexander CDR電路需要來自于單獨相位插值器的一些東 西來傳遞位于數據間的時鐘（即主交叉）。圖4中一個很重要的方面在于，對(第一CDR電路 438和對第二CDR電路472的）"異相位"的要求不需要超過90度。當一切(數據和交叉)都來自 同一均衡電路時，90度的相位差才會適用，且代價高昂。進一步地，如果需要節約交叉(因為 當CDR"平均"運行時，在交叉上存在誤碼率是可W接受的），則90度不再是正確值。因此， Mueller-Muller電路可W選擇一個新值來取代圖4電路中的90度值。Mueller-Muller電路 將會選擇該新值W使得該值的早遲比（early-late ratio)從平均上來看與Alexander的早 遲比（即當鎖定時50/50)相匹配。
[0039] 因此，圖3和圖4中的電路通過在實現于集成電路中的數據接收器的不同部分上選 擇性地實現不同的均衡器W及時鐘和數據恢復電路，降低了對電路的要求并且提升了性 能。更具體地，通過實現分別的CDR電路W執行分別的數據接收和時鐘相位偏移調整功能， 電路性能被最優化。也就是說，分別的CDR電路及線性均衡器被實現W執行不同的且最適合 的任務。基于所增強的頻率范圍來選擇信道反轉CTLE 310W及長尾修正CTLE 304。信道反 轉CTLE 310對感興趣的全部頻率范圍內的所有耗損進行均衡，頻率從DC到數據率除W2。長 尾修正CTLE 304僅對低頻耗損進行均衡，并將高頻耗損留給DFE進行修正，該低頻耗損的頻 率從DC到數據率除W2再除WlO(decade)。由于DFE不具有足夠數量的抽頭(例如，約50個抽 頭），因此DFE無法均衡低頻耗損。
[0040] 在實現圖4的DFEFIR濾波器402時，一個設計中的Dra抽頭的數量（即DFEFIR的長 度)受限于求和節點上寄生結電容的預算。另一個限制抽頭數量的因素是適應邏輯的面積 W及設定了修正強度的DAC。一個設計中的全部抽頭的數量通常被控制在15個W下。由于使 用0!?濾波器來均衡所有游標后ISI并不實際（在高耗損情況下，可能需要超過100個0!^濾 波器），因此Dra設計中低頻區域的耗損（即在單比特響應中超出DFE范圍的長尾ISI)仍然被 僅修正長尾(而非反轉全部信道耗損）的低增強增益CTLE來均衡。
[0041 ]在超高速的串并轉換電路中，由于有必要用"展開"（或被稱為"推測"）方案來緩解 判決反饋通路的第一比特時序約束，因此DFE的成本被推得更高。運種展開通過實現冗余資 源(比如提供額外的捕捉觸發器)來打破時序約束。可W被實現為觸發器的捕捉寄存器被復 制并連接至兩個不同的判決口限（被稱為展開口限，或簡稱UT)。其中一個判決口限專口用 于前一比特為0的情況，另一個判決口限則專口用于前一比特為1的相反情況。由于無法預 知需要哪一個口限，因此兩種可能性都被涵蓋。最終判決結果的選擇出現在作出判決之后 的某個時間。由于前端（即CTLE)負載的增加，展開方案的使用增加了前端(也即，CTLE)的功 率。
[0042]具有1比特展開的DFE設計可W利用％交叉"Alexander CDR來實現。為了使用 Alexander CDR，該交叉需要W與均衡數據相同的方式被均衡（即同樣通過展開）。此處，"右 交叉"指采用右手邊（或時間上較遲的）的交叉，該交叉被與展開數據比特相同的"前一比 特"信息所展開，其中該交叉的展開選擇信號被額外的鎖存器延遲，從而避免保持時間的問 題。為了達到CJTPAT的時鐘模式要求，該交叉的非展開版本被捕捉。
[004引由于Mueller-Muller CDR電路中不需要交叉，因此其設計更為簡單。然而， Mueller-Muller CDR電路存在的限制包括對時鐘模式不起作用W及大大縮減的相位檢測 增益。也就是說，全部數據轉換中的約7/8無法被該設計中的Mueller-Muller CDR使用。由 于不能滿足至少轉換的一側為重復比特的規則，因此半數轉換無法被使用。由于峰值限幅 器（即誤差限幅器）中缺少冗余的捕捉觸發器，因此剩余轉換中的一半同樣無法被使用。所 W，需要在展開口限上執行時分復用。在余下的四分之一的轉換中，由于只有"峰值"（即當 前數據必須為1)能夠被檢測到，而"谷值"不能被檢測，因此其中的最后一半轉換無法被使 用。因此，該方案會導致極為緩慢的CDR環路，該環路將無法滿足多數協議的抖動容限要求。 然而，對Mue 11 er-Mul 1 er CDR來說，在如圖4所示的電路中跟蹤參考時鐘中的慢相位漂移并 不是問題。
[0044] 有效載荷數據被用圖4中的展開0!?均衡，W保證良好的SNR，同時單獨的專用CTLE (比如信道反轉CTLE)被用于不展開的兩個交叉限幅器。運與通過避免交叉上的展開電路來 節約功耗的僅包括CTLE的設計相似，然而信道反轉CTLE(其基于重平均且SNR不佳)僅驅動 交叉限幅器，所述交叉限幅器被允許在不降低CDR功能的前提下具有一些低級比特誤碼率。 有效載荷數據的SNR不會受到影響。與傳統設備不同，圖3和圖4的電路的數據通路及交叉通 路不被要求在定時中相互匹配(即因為數據時鐘和交叉時鐘間的時鐘相位偏移沒有像在傳 統設備中那樣被固定為90度）。更確切地，其被自動調整W達到最佳值，該最佳值由圖4電路 中的Mueller-Muller CDR電路選擇。
[0045] 應當注意的是，存在系統和隨機運兩種"時鐘相位偏移"，每一種都將被討論。由于 將被時鐘選通來驅動Alexander CDR和Mueller-Muller CDR電路的數據信號及交叉信號是 由不同的均衡電路所產生，因此必須討論電路間的系統時鐘相位偏移。假設一切都匹配，那 么數據時鐘離交叉時鐘的理想距離是"盡可能地遠"。數據時鐘每180度發送(我們有將在0 度相位被獲取的da化IW及在180度相位被獲取的dataO)。因此，crossingl的理想交叉時鐘 位置為比datal的時鐘滯后90度。（作為Alexander CDR的跟蹤結果）當數據時鐘相位移動 時，交叉時鐘相位也移動相等的量。
[0046] 用于產生數據的電路具有DFE、展開W及長尾CTLE。另一方面，交叉的電路不具有 DEF及展開，但具有使得整個信道能夠反轉的CTLE (高頻和低頻耗損均被反轉，而非像數據 電路那樣僅反轉低頻長尾）。因此，輸入數據有兩個副本，它們之間的距離(或定時偏移)未 知，其中該差值被表示為Delta-T(即如果Dra通路滯后于信道反轉CTLE通路，則為正值）。 "數據"獲取自第一副本，而交叉獲取自第二副本。因此，用于數據的時鐘和用于交叉的時鐘 應當被分離(90度減去Delta-T),而非90度分離。（運行在數據和峰值上的)Mueller-Muller CDR的任務是確定運一 90度減去Delta-T的值，該值取決于信道耗損、溫度W及電壓。沒有預 先確定Delta-T的可靠方法。由于運S項因素并不隨時間而快速改變，所WMuel Ier-Mul Ier 正好能夠跟蹤De 1 ta-T。因此，如果Al exander和Mue 11 er-Mu 11 er環路電路被如圖7中所示的 那樣來使用，則數據通路和交叉通路不再需要相同，且交叉通路可W被更低成本地實現。系 統時鐘相位偏移（即90度減去Delta-T的值）自動適應W匹配數據和交叉之間（由于采用不 同的均衡電路所導致)的偏移。也就是說，圖4中的系統時鐘相位偏移來源于W下事實：由產 生數據和交叉的電路不同，因此數據和交叉具有不同的定時。
[0047] 現轉而參見圖5,其示出了相位插值器的框圖。根據圖5的電路，第一組DAC 501包 括被禪接W接收輸入時鐘的第一相位CKiW及共模電壓Vgm的I-DAC 402。正如W下將詳細說 明的，該共模電壓將被用于產生位于DAC輸出的共模輸出信號，該共模輸出信號并不被選擇 W幫助相位插值器的輸出時鐘信號。第二組DAC 503包括Q-DAC 504。每一個Q-DAC接收輸入 時鐘信號的第二相位CKqW及共模電壓VCM。
[004引圖5中的每一個DAC被配置為從兩個向DAC的輸入中選擇一個。因此，每一個I-DAC 和Q-DAC將分別輸出一共模輸出（即在差分輸出節點上具有相同電壓的輸出，或者零差分輸 出），或者一基于CKi或CKq時鐘信號的差分時鐘信號。所有DAC的輸出被提供給求和電路508， 該求和電路508計算各種輸出時鐘信號的總和W產生相位插值器的輸出時鐘信號CKout。可 選地，輸出時鐘信號的電壓可W被轉換為另一電壓。比如，時鐘信號可W被電壓轉換器510 由第一電壓轉換成具有第二電壓的輸出時鐘信號化Kout,所述電壓轉換器510可W是例如 (：化-至-〔105電壓轉換器。
[0049] 現轉而參見圖6,其示出了鎖相環路(P化)的框圖。化L 600舉例說明了一個基于電 荷累的化L，該化L是一種通過解禪諸如環路帶寬、阻尼因子W及鎖定范圍等各種設計參數 來促進折衷的靈活設計。P化600包括用于接收參考信號Fref和反饋信號Ffeedback的相位/頻 率檢測器602、電荷累604、禪接至諧振電路608的環路濾波器606,諧振電路608產生輸出信 號Fnut。所述諧振電路608包括振蕩器電路610W及溫度補償電路612。
[0050] 例如，當可調諧振電路608的輸出信號F。Ut的頻率運行在高頻范圍如5千兆赫 (GHz),而參考信號Fref可能僅運行在相對低頻范圍如156.25兆赫(MHz)時，時鐘分頻可能是 必要的。因此，如本領域所公知的，分頻器614使得能夠產生具有較低頻率的信號。在運行 中，相位/頻率檢測器602提供例如UP和DN的數字信號，W及與他們的互補信號屏和顏，該 互補信號蛾和妨V對應于來自分頻器614的Fref和Ffeedback輸出之間的相位/頻率誤差。例如， 如果Ffeedback的相位/頻率滯后于Fref的相位/頻率，則信號UP的脈沖寬度可能被增加而信號 DN的脈沖寬度可能被減少，從而使得諧振電路600的相位/頻率在相位/頻率上提前。相反， 如果Ffeedback的相位/頻率提前于信號Fref的相位/頻率，則信號UP的脈沖寬度可能被減少而 信號DN的脈沖寬度可能被增加，從而使得諧振電路608的相位/頻率在相位/頻率上落后。
[0051] 電荷累604通過產生電流信號W響應來自相位/頻率檢測器602的相位/頻率誤差 信號輸出。例如，如果信號UP的脈沖寬度被增加，則電流信號的大小也可能增加。相反，如果 信號DN的脈沖寬度被增加，則電流信號的大小也可能減少。電流信號被環路濾波器606轉換 為誤差電壓Verrw,之后該誤差電壓Verror被提供給諧振電路608W設置諧振電路608的輸出 頻率。。。*。￥6^。端夠控制例如諧振電路608的一個或者多個電容。通過負反饋^及諧振電路 608的運行，Fref和FfeedbaGk之間的相位/頻率誤差基本上被強制為0。
[0052] 現轉而參見圖7,其示出了包含多條數據通路的電路的框圖，運些通路使得能夠在 集成電路中發送數據。圖7的接收器設計由兩條相同的、自包含的數據通路所組成。運兩條 通路包括第一數據通路302W及第二數據通路702,且運兩條通路被連接至共享的長尾修正 CTLE 304。在每條通路中采用了兩個求和節點（即偶數和奇數求和節點）。在每個求和節點 中存在兩個捕捉觸發器（即向上展開和向下展開）。因此，每條通路302和702具有4個如圖4 所示連接的捕捉觸發器（即捕捉寄存器412、416、422W及426)，其中一個通路的DFEFIR反饋 數據來源于該通路自身。控制電路704包括一對由兵鳥邏輯控制W使隨機時鐘相位偏移能 夠得到補償的復用器706和708。
[0053] 運兩條通路將交替作為提供用戶數據的"任務"通路。當一條通路不為任務通路 時，其作為（"閑聊（schmooze)"模式中的）定時通路提供Dra適應信息（即誤差限幅器輸出） 并執行最大化數據捕捉邊界的最佳定時位置捜索（即自交叉的偏移）。切換緩慢的兵鳥邏輯 710控制哪條通路實現哪種功能的映射。當某條通路作為任務通路時，其在作為定時通路時 所找到的最佳定時位置將被使用。根據兵鳥邏輯的狀態，解串行化數據將被復用W達到各 自的終點。此處無需高速（同步)復用，（被非DFE交叉所驅動的Mlexander CDR由兩條通路 共享。每條通路采用定時模式來選擇其最佳時鐘相位偏移。
[0054] 實現本發明的運一形式提供了與前述部分相同的優點，并且該設計提供了對時鐘 相位偏移的動態(on-the-fly)跟蹤。更進一步地，在閑聊模式中，BER邊界（即邸R作為垂直 (即電壓)偏移和水平（即時鐘定時)偏移的函數)可W被窮舉性地捜索（即采樣點的所有可 能的坐標都被檢測）。因此，該方法的最終邊界不再受限于當眼圖的前沿和后沿存在不同轉 換速率時Mue 11 er-Mu 11 er CDR的水平偏移問題。
[0055] 圖7電路減少了存在于系統偏移之上的"隨機"偏移的影響。即使對于看上去與設 計和布局完全匹配的電路來說，制造過程仍然會產生一些不匹配，運種不匹配被稱為 "Monte-化rlo"不匹配，用W強調其不可控性。假設圖7電路布置中的一切都是理想的，除了 由上述Monte-Carlo機制所導致的兩個峰值限幅器在其時鐘中（相對于數據時鐘來說)存在 一些額外延遲，那么檢測并修正那些Monte-化rlo不匹配是可能的。更具體地，可W對代碼 執行手動改寫（在產生該代碼的CDR或自適應環路穩定之后），從而找到該娃片的真實邊界 (在Monte-化rlo效應固定于特定忍片的特定信道上之后）。上述"遲于理想值"的峰值限幅 器水平（定時）位置將導致眼圖左側的邊界縮減（相較于眼圖右側來說）。因此，如果 Mueller-Muller CDR代碼被改寫為較小的值，則重新獲得邊界是可能的。
[0056] 然而，為了重新獲得邊界，需要一個試錯處理過程來找到改寫何值。對Mueller-Muller CDR的輸出代碼進行掃描，直到發現產生于一邊的比特故障（例如代碼"abc")并且 發現另一邊的另一故障（例如代碼"xyz")。如果上述Monte-化rlo不匹配不存在，我們應當 看到Mueller-Muller CDR會選擇一個非常接近(abc+xyz)/2的代碼。在真實情況下，由于存 在Monte-Carlo不匹配（即峰值限幅器結果存在偏差），該代碼可能被誤導從而遠離(abc+ xyz )/2運一最佳值。如果僅被執行一次，那么運些試錯處理過程實現起來并不太困難，然而 不幸的是，該不匹配會隨著溫度和電壓的變化而隨時間漂移。因此，該校準過程(被稱為閑 聊）需要被實時運行。由于不能選擇產生誤碼，因此我們需要兩塊(相同的）硬件輪流攫取用 戶數據，從而當我們在臨時"關閉"通路中執行閑聊時能夠向用戶隱藏誤碼。
[0057] 現轉而參見圖8,其示出了根據一實施例對具有可編程資源的設備進行編程的系 統的框圖。更具體地，計算機802被禪接W從存儲器806接收電路設計804,并產生存儲于非 易失性存儲器806的配置比特流。正如W下將詳細說明的，所述電路設計可W是高層級設 計，比如用硬件描述語言化DL)定義的電路設計。并且，所述計算機可W被配置為運行產生 配置比特流的軟件，所述配置比特流被存儲于非易失性存儲器808中并被提供給集成電路 810,所述集成電路可W是如下圖9所示的可編程集成電路。正如W下將詳細說明的，配置比 特流的比特被用于配置集成電路的可編程資源。
[0058] 現轉而參見圖9,其示出了包括可編程資源的設備的框圖，所述框圖包括圖1至7的 電路。雖然包括可編程資源的設備可W被實現于集成電路設備的任何形式中，例如包括可 編程資源的專用集成電路(ASIC)，其他設備可W包括專用可編程邏輯設備(PLD)。一種化D 為復雜可編程邏輯設備(c化D)，其包括兩個或多個連接在一起的"功能模塊"，且通過互連 的開關矩陣來輸入輸出（I/O)資源。所述CPLD的每個功能模塊包括兩層與/或結構，所述與/ 或結構和用于可編程邏輯陣列(PLA)設備或可編程陣列邏輯(PAL)設備的結構相類似。另一 種化D為現場可編程口陣列(FPGA)。在典型的FPGA中，一組可配置邏輯模塊(CLB)被禪接至 可編程輸入/輸出模塊（IOB)，所述化B和IOB通過可編程路由資源的層級結構相互連接。運 些化B、IOB W及可編程路由資源通常從片外存儲器加載配置比特流至FPGA的配置存儲單 元，從而進行自定義。對于運兩種可編程邏輯設備來說，設備的功能被配置比特流的配置數 據比特所控制，所述配置比特流被提供給設備W達到該目的。所述配置數據比特可W被存 儲于易失性存儲器(例如FPGA和一些CPLD中的靜態存儲單元）、非易失性存儲器(例如一些 CPLD中的閃存存儲器)或者其他任何形式的存儲單元中。
[0059] 圖9所示的設備包括具有大量不同可編程片（ti 1 e)的FPGA架構900，所述FPGA架構 900包括千兆位收發器(MGT)901、化B 902、隨機存取存儲器模塊(BRAM)903、輸入/輸出模塊 (I0B)904、配置和時鐘邏輯(C0NFIG/CL0CKS)905、數字信號處理模塊(DSP)906、專用輸入/ 輸出模塊（1/0)907(例如配置端口及時鐘端口）W及例如數字時鐘管理器、模數轉換器、系 統監測邏輯等的其他可編程邏輯908。一些FPGA還包括例如能夠被用于實現軟件應用的專 用處理器模塊(PR0C)910。
[0060] 在一些FPGA中，每個可編程片包括可編程互連元件（INT)911，該元件具有在每個 相鄰片中與相關互連元件的標準化連接。因此，全部可編程互連元件一起實現所述FPGA的 可編程互連結構。如圖9頂部包括的示例所示，所述可編程互連元件911同樣包括在相同片 內部的可編程邏輯元件的連接。
[0061] 比如，CLB 902可W包括可被編程W實現用戶邏輯的可配置邏輯元件(CLE)912, W 及單個可編程互連元件911。BRAM 903可W包括BRAM邏輯元件(B化)913，W及一個或者多個 可編程互連元件。所述BRAM包括獨立于配置邏輯模塊的分布式RAM的專用存儲器。通常，一 個片中互連元件的數量取決于片的高度。在圖示的實施例中，一個BRAM片與五個CLB的高度 相同，然而其他互連元件的數量同樣可能被使用。DSP片906可W包括DSP邏輯元件(DSPL) 914, W及適當數量的可編程互連元件。IOB 904可W包括例如輸入/輸出邏輯元件（I化)915 的兩個實例，W及可編程互連元件911的一個實例。該設備的連接位置被配置比特流的配置 數據比特所控制，所述配置比特流被提供給設備W達到該目的。所述可編程互連響應配置 比特流的比特，使得包括互連線的連接能夠被用于禪接各種信號至在可編程邏輯中實現的 電路，或者例如BRAM或處理器的其他電路。
[0062] 在圖示的實施例中，靠近晶片中屯、的柱狀區域被用于配置、時鐘W及其他控制邏 輯。延伸自該柱狀區域的配置/時鐘分配區域909被用于分配貫穿FPGA的時鐘和配置信號。 一些采用圖9所示架構的FPGA包括額外的邏輯模塊，運些額外的邏輯模塊破壞了構成FPGA 大部分的柱狀結構，所述額外的邏輯模塊可W是可編程模塊和/或專用邏輯。例如，圖9所示 的處理器模塊PROC 910跨越了CLB和BRAM的數個柱狀區域。
[0063] 請注意，圖9僅意圖說明FPGA架構的一個示例。包括在圖9頂部的柱狀區域中邏輯 模塊的數量、柱狀區域的相對寬度、柱狀區域的數量及順序，包括在柱狀區域內的邏輯模塊 類型、邏輯模塊的相對尺寸W及互連/邏輯實現僅僅是示范性的。比如，在實際的FPGA中，每 當有CLB出現W幫助用戶邏輯的有效實現時，通常包括多于一個化B的相鄰圓柱。雖然圖9的 實施例設及包括可編程資源的集成電路，但是應當理解，W下將更為詳細說明的電路和方 法可W被實現于任何類型的ASIC中。
[0064] 現轉而參見圖10,其示出了圖9中設備的可配置邏輯元件的框圖。更具體地，圖10 W簡化形式說明了圖9中配置邏輯模塊902的可配置邏輯元件。在圖10的實施例中，片 (Slice)M 1001包括四個查找表化UTMH001A-1001D，每個查找表由六個LUT數據輸入終端 八1-46、81-86、(：1-〔6、及01-06所驅動，并且每個查找表提供兩個〇]巧俞出信號05和06。來自 LUT 1001A-1001D的輸出終端06分別驅動片輸出終端A-DdLUT數據輸入信號被FPGA互連結 構通過輸入復用器而提供，該輸入復用器可由可編程互連元件1011實現，并且該LUT輸出信 號同樣被提供給所述互連結構。片M還包括：驅動輸出終端AMUX-DMUX的輸出選擇復用器 10114-10110;驅動存儲元件10024-10020的數據輸入終端的復用器10124-10120;組合復用 器1016、1018W及1019;反彈復用器電路1022-1023;由反相器1005和復用器1006(二者共同 在輸入時鐘通路上提供了一個可選擇的反轉）所表征的電路；W及具有復用器1014A-1014D、1015A-101抓、1020-1021的進位邏輯和排他或口 1013A-1013D。所有運些元件按照圖 10所示被禪接起來。在圖10所示復用器的選擇輸入沒有被示出的地方，該選擇輸入被配置 存儲單元所控制。也就是說，存儲于配置存儲單元的配置比特流的配置比特被禪接至復用 器的選擇輸入W選擇對該復用器的正確輸入。為了清楚起見，運些眾所周知的配置存儲單 元被從圖IOW及其他此處選擇的圖中省略。
[0065] 在圖示的實施例中，每個存儲元件1002A-1002D可W被編程W作為同步或異步觸 發器或者鎖存器。通過編程同步/異步選擇電路1003,對一個片上的全部四個存儲元件做出 同步或異步功能的選擇。當存儲元件被編程W使得S/R(設置/重置)輸入信號提供一個設置 功能時，REV輸入終端提供重置功能。當存儲元件被編程W使得S/R輸入信號提供一個重置 功能時，REV輸入終端提供設置功能。存儲元件1002A-1002D被時鐘信號CK計時，該時鐘信號 CK可W由例如全局時鐘網絡或者互連結構提供。運種可編程存儲元件在FPGA設計領域是眾 所周知的。每個存儲元件1002A-1002D向互連結構提供寄存的輸出信號AQ-DQ。由于每個LUT 1001A-1001D提供兩個輸出信號05和06,因此LUT可W被配置為兩個具有五個共享輸入信號 (IN1-IN5)的5輸入LUT，或者被配置為一個具有輸入信號IN1-IN6的6輸入LUT。
[0066] 在圖10所示的實施例中，每個0^￥10014-10010可^^幾種模式中的任意一種運 行。當處于查找表模式時，每個LUT具有六個數據輸入信號IN1-IN6,其由FPGA互連結構通過 輸入復用器提供。基于信號IN1-IN6的值，64個數據值中的一個被從配置存儲單元中可編程 地選擇。當處于RAM模式時，每個LUT作為一個單獨的64位RAM或者兩個具有共享地址的32位 RAM運行。RAM寫數據通過輸入終端DIl (通過LUT 1001A-1001C的復用器1017A-1017C)提供 給64位RAM,或者通過輸入終端DIl和DI2提供給兩個32位RAMdLUT RAM中的RAM寫操作被來 自復用器1006的時鐘信號CKW及來自復用器1007的寫使能信號肥N所控制，所述RAM寫操作 能夠選擇性地通過時鐘使能信號CE或者寫使能信號WE。當處于移位寄存器模式時，每個LUT 作為兩個16位移位寄存器，或者將兩個16位移位寄存器串行禪接W形成一個單獨的32位移 位寄存器。移入信號通過輸入終端DIl和DI2中的一個或兩個被提供。16位和32位的移出信 號可W通過LUT輸出終端被提供，并且32位的移出信號還可W通過LUT輸出終端MC31更直接 地提供。LUT1001A的32位移出信號MC31還可W通過輸出選擇復用器101ID和化E輸出終端 DMUX提供給整體的互連結構W實現移位寄存器鏈。因此，上述電路和方法可被實現于例如 圖9和圖10的設備中，或者任何其他適合的設備中。
[0067] 現轉而參見圖11，其示出了在集成電路中實現數據接收器的方法的流程圖。更具 體地，在步驟1102中，數據信號在集成電路中被接收。在步驟1104中，第一時鐘和數據恢復 電路被實現于數據接收器內W恢復數據信號的數據。在步驟1106中，第二時鐘和數據恢復 電路被實現于數據接收器內W調整時鐘相位偏移。
[0068] 現轉而參見圖12,其為示出了在集成電路中實現數據接收器的方法的流程圖。更 具體地，在步驟1202中，數據信號在集成電路中被接收。在步驟1204中，第一均衡電路被實 現于數據接收器內W恢復數據信號的數據。在步驟1206中，第二均衡電路被實現于數據接 收器內W調整時鐘相位偏移。
[0069] 圖11和12方法中的各種要素可W采用如前所述的圖1至10的電路或者采用其他適 合的電路來實現。雖然描述了方法的特定要素，但應當理解，所述方法的額外要素或者設及 該要素的額外細節可W按照圖1至10所掲示的內容來實現。
[0070] W下列舉了一些示例，雖然運些示例描述了示范性的設備和/或方法，但是符合本 發明描述的一個或者多個方面的其他W及更多示例可W在不脫離本發明權利要求及其他 等價物所確定的范圍內被構思。
[0071] 描述了一種實現在集成電路中的數據接收器。所述數據接收器包括:接收數據信 號的輸入;被禪接至所述輸入的第一線性均衡電路；用于接收所述數據信號的數據的第一 時鐘和數據恢復電路，其中所述第一時鐘和數據恢復電路使得能夠產生第一時鐘信號，所 述第一時鐘信號控制禪接至所述第一線性均衡電路的第一寄存器;被禪接至所述輸入的第 二線性均衡電路，其中所述第二線性均衡器不同于所述第一線性均衡器；W及用于調整時 鐘相位偏移的第二時鐘和數據恢復電路，其中所述第二時鐘和數據恢復電路使得能夠產生 第二時鐘信號，所述第二時鐘信號控制禪接至所述第二線性均衡器的第二寄存器。
[0072] 在一些運樣的數據接收器中，用于接收所述數據信號的數據的所述第一時鐘和數 據恢復電路采用數據比特之間的主交叉來提取所述數據信號中的時鐘定時信息。
[0073] 在一些運樣的接收器中，所述第一時鐘和數據恢復電路可W包括Alexander時鐘 和數據恢復電路。
[0074] 在一些運樣的接收器中，用于調整時鐘相位偏移的所述第二時鐘和數據恢復電路 采用數據比特之間的次交叉來提取所述數據信號中的時鐘定時信息。
[0075] 在一些運樣的接收器中，用于調整時鐘相位偏移的所述第二時鐘和數據恢復電路 可 W包括 Muel Ier-Mul Ier 電路。
[0076] 在一些運樣的接收器中，所述第一線性均衡電路可W包括長尾連續時間線性均衡 電路。
[0077] 在一些運樣的接收器中，所述第二線性均衡電路可W包括信道反轉連續時間線性 均衡電路。
[0078] 在一些運樣的接收器中，所述接收器可W進一步包括判決反饋均衡器，其被禪接 于所述第一線性均衡電路的輸出。
[0079] W下描述的示范性方法大體上設及在集成電路中實現一種數據接收器。所述方法 可W包括:接收數據信號;將所述數據信號禪接至第一線性均衡電路;在所述數據接收器中 實現第一時鐘和數據恢復電路W恢復所述數據信號的數據，其中所述第一時鐘和數據恢復 電路使得能夠產生第一時鐘信號，所述第一時鐘信號控制被禪接至所述第一線性均衡電路 的第一寄存器;將所述數據信號禪接至第二線性均衡電路，其中所述第二線性均衡電路不 同于所述第一線性均衡電路；W及在所述數據接收器中實現第二時鐘和數據恢復電路W調 整時鐘相位偏移，其中所述第二時鐘和數據恢復電路使得能夠產生第二時鐘信號，所述第 二時鐘信號控制被禪接至所述第二線性均衡電路的第二寄存器。
[0080] 在一些運樣的方法中，所述第一線性均衡電路包括長尾連續時間線性均衡電路。
[0081] 在一些運樣的方法中，所述第二線性均衡電路可W包括信道反轉連續時間線性均 衡電路。
[0082] 在一些運樣的方法中，所述第二時鐘和數據恢復電路不同于所述第一時鐘和數據 恢復電路。
[0083] 在一些運樣的方法中，實現第一時鐘和數據恢復電路W恢復所述數據信號的數據 包括實現Alexander時鐘和數據恢復電路。
[0084] 在一些運樣的方法中，實現第二時鐘和數據恢復電路來調整時鐘相位偏移可W包 括實現Mue 11 er-Mu 11 er時鐘和數據恢復電路。
[0085] 在一些運樣的方法中，所述方法可W進一步包括將判決反饋均衡器禪接至所述第 一線性均衡電路的輸出。
[0086] 因此能夠領會，本發明描述了在集成電路中實現數據接收器的新電路及方法。本 領域普通技術人員能夠領會存在很多體現本發明公開內容的替代方案及等價物。因此，本 發明并不受前述實施例的限制，而僅受權利要求的限制。
【主權項】
1. 一種實現在集成電路中的數據接收器，所述數據接收器包括： 接收數據信號的輸入； 第一線性均衡電路，其被耦接于所述輸入； 第一時鐘和數據恢復電路，其被用于接收所述數據信號的數據，其中所述第一時鐘和 數據恢復電路使得能夠產生第一時鐘信號，所述第一時鐘信號控制被耦接于所述第一線性 均衡電路的第一寄存器； 第二線性均衡電路，其被耦接于所述輸入，其中所述第二線性均衡電路不同于所述第 一線性均衡電路；以及 第二時鐘和數據恢復電路，其被用于調整時鐘相位偏移，其中所述第二時鐘和數據恢 復電路使得能夠產生第二時鐘信號，所述第二時鐘信號控制被耦接于所述第二線性均衡電 路的第二寄存器。2. 根據權利要求1所述的數據接收器，其特征在于，用于接收所述數據信號的數據的所 述第一時鐘和數據恢復電路采用數據比特之間的主交叉來提取所述數據信號中的時鐘定 時ig息。3. 根據權利要求1或2所述的數據接收器，其特征在于，所述第一時鐘和數據恢復電路 包括Alexander時鐘和數據恢復電路。4. 根據權利要求1至3中任一項所述的數據接收器，其特征在于，被用于調整時鐘相位 偏移的所述第二時鐘和數據恢復電路采用數據比特之間的次交叉來提取所述數據信號中 的時鐘定時信息。5. 根據權利要求1至4中任一項所述的數據接收器，其特征在于，被用于調整時鐘相位 偏移的所述第二時鐘和數據恢復電路包括Mue 11 er-Mu 11 er電路。6. 根據權利要求1至5中任一項所述的數據接收器，其特征在于，所述第一線性均衡電 路包括長尾連續時間線性均衡電路。7. 根據權利要求1至6中任一項所述的數據接收器，其特征在于，所述第二線性均衡電 路包括信道反轉連續時間線性均衡電路。8. 根據權利要求1至7中任一項所述的數據接收器，其特征在于，進一步包括判決反饋 均衡器，其被耦接于所述第一線性均衡電路的輸出。9. 一種用于將數據接收器實現在集成電路中的方法，所述方法包括： 接收數據信號； 將所述數據信號耦接至第一線性均衡電路； 在所述數據接收器中實現第一時鐘和數據恢復電路以恢復所述數據信號的數據，其中 所述第一時鐘和數據恢復電路使得能夠產生第一時鐘信號，所述第一時鐘信號控制被耦接 于所述第一線性均衡電路的第一寄存器； 將所述數據信號耦接至第二線性均衡電路，其中所述第二線性均衡電路不同于所述第 一線性均衡電路；以及 在所述數據接收器中實現第二時鐘和數據恢復電路以調整時鐘相位偏移，其中所述第 二時鐘和數據恢復電路使得能夠產生第二時鐘信號，所述第二時鐘信號控制被耦接于所述 第二線性均衡電路的第二寄存器。10. 根據權利要求9所述的方法，其特征在于，所述第一線性均衡電路包括長尾連續時 間線性均衡電路。11. 根據權利要求9或10所述的方法，其特征在于，所述第二線性均衡電路包括信道反 轉連續時間線性均衡電路。12. 根據權利要求9至11中任一項所述的方法，其特征在于，所述第二時鐘和數據恢復 電路不同于所述第一時鐘和數據恢復電路。13. 根據權利要求9至12中任一項所述的方法，其特征在于，實現第一時鐘和數據恢復 電路以恢復所述數據信號的數據包括:實現Alexander時鐘和數據恢復電路。14. 根據權利要求9至13中任一項所述的方法，其特征在于，實現第二時鐘和數據恢復 電路以調整時鐘相位偏移包括:實現Mue 11 er-Mu 11 er時鐘和數據恢復電路。15. 根據權利要求9所述的方法，其特征在于，進一步包括:將判決反饋均衡器耦接至所 述第一線性均衡電路的輸出。
【文檔編號】H04L7/033GK105830386SQ201480069876
【公開日】2016年8月3日
【申請日】2014年12月10日
【發明人】C-H·謝, K-Y·張, J·薩沃杰
【申請人】賽靈思公司