專利名稱：無尖脈沖的時鐘脈沖轉換的制作方法
技術領域：
本發明涉及包括權利要求1前序部分的特征的將第一時鐘信號轉換到第二時鐘信號的電路裝置。
由于冗余度的原因成雙地設置時鐘信號的交換系統中，應該在頻率相同和相位任意差別的兩個時鐘信號之間進行轉換，不會在此時產生尖脈沖/閃信號。
這個問題的提出通常由電路解決，該電路具有單穩觸發器與分立元件-例如象電阻和電容-的組合。在這種電路中，暴露出缺點，即這種組合在集成電路中不能充分實現。所述的任務的提出也可由純數字的、全集成電路解決，該電路卻不允許出現時鐘信號的任意相位。
本發明提出的任務是提供時鐘信號之間進行轉換的電路裝置，該電路裝置作為數字電路完全可以在集成電路中實現，并且允許出現時鐘信號的任意相位。
這個問題可在具有于前序部分中包括的特征的電路裝置上，由權利要求1特征部分的特征解決。
根據本發明所述的電路裝置是純數字的，它不需要分立元件，其中它可在集成電路中，例如象ASIC(專用集成電路)或FPGA(瞬間可編程序門陣列)實現。電路裝置可承擔用非同步信號進行時鐘信號之間的轉換。時鐘信號的相位是任意的。
下面，作為實施例在理解所需要的范圍內，根據附圖詳細說明本發明。圖中示出
圖1為時鐘信號之間進行轉換的電路裝置的方框圖，圖2為在門電路級上進行時鐘信號之間轉換的根據本發明所述的電路裝置的線路圖，圖3為從一個時鐘信號轉換到另一個時鐘信號時單個信號的可能的狀態的信號狀態示意圖，圖4為從一個時鐘信號轉換到另一個時鐘信號時單個信號的其它的可能的狀態的狀態示意圖。
在這些圖中，相同的標記表示相同的單元。
時鐘選擇電路CS(用于時鐘脈沖選擇)，該電路在輸入端輸送一個時鐘選擇信號CLKSEL、第一時鐘信號B0CLK、第二時鐘信號B1CLK、第一時鐘告警信號B0CLKALA和第二時鐘告警信號B1CLKALA,在輸出端給出輸出時鐘信號BS_BCMCLK。
在圖2中時鐘選擇電路具有兩個相同的電路部分，其中上邊所示第一電路部分分配給第一時鐘信號，并且下邊所示第二電路部分分配給第二時鐘信號。時鐘選擇信號CLKSEL作為第二時鐘選擇信號B1CLKSEL輸送給第二電路部分和通過一個倒相器INV倒相作為第一時鐘選擇信號B0CLKSEL輸送給第一電路部分。給在第一電路部分的觸發器FF01，輸送第一時鐘選擇信號B0CLKSEL到其數據輸入端D，并且輸送第一時鐘信號B0CLK到其時鐘輸入端。給第一電路部分的第二觸發器FF02輸送由第一觸發器在輸出端Q輸出的信號到其數據輸入端D，并且輸送時鐘信號B0CLK到其時鐘輸入端CLK。在輸入端將第一時鐘選擇信號B0CLKSEL，并且在輸入端將在觸發器FF02的輸出端Q輸出的信號，輸送給一個邏輯與-門電路AND01。用由與-門電路AND01輸出的信號給觸發器FF03在其用D標志的輸入端加載，用第一時鐘信號B0CLK給觸發器FF03在其進行反相的時鐘輸入端CLK加載并且用第一告警信號B0CLKALA給觸發器FF03在其復位輸入端RES加載。由觸發器FF03在其輸出端Q輸出的信號構成用于第一時鐘信號B0CLK的啟動信號BOEN。在輸入端將用于第一時鐘信號B0CLK的啟動信號BOEN輸送給一個邏輯與-門電路AND02，并且將第一時鐘信號B0CLK輸送給一個邏輯與-門電路AND02。
用于第二時鐘信號的第二電路部分原則上與用于第一時鐘信號的第一電路部分是同樣類型構成的。
在輸入端由與-門電路AND02和與-門電路AND12輸出的信號輸送給邏輯連接分電路VKG，該邏輯連接分電路VKG將選出的時鐘信號BS_BCMCLK輸送到其輸出端。
如從圖3和4中所得出的，時鐘脈沖轉換分2階段實現。如果時鐘信號的轉換實現，它在圖3和4中在行B0CLKSEL中通過時鐘選擇信號的狀態變化表示從邏輯高電平(H)到邏輯低電平(L)，則迄今作為輸出時鐘信號連通的時鐘信號(在圖3和4中為第一時鐘信號B0CLK)用這個時鐘信號的第一下降邊斷開。在時鐘脈沖轉換時，迄今未作為輸出時鐘信號被連通的時鐘信號(在圖3和4中為時鐘信號B1CLK)在其處于邏輯低電平期間接通。此接通是伴隨著遲延實現的，延遲結果有時鐘脈沖空隙，其如圖3所示，最小為1個時鐘脈沖周期并且如圖4所示，最大為3個時鐘脈沖周期。
如從圖3和4中所得出的，通過彼此互補的時鐘信號可以形成第一時鐘信號和第二時鐘信號。在電路裝置上保障，出現主動時鐘告警信號時，不會轉換到所屬的時鐘信號。
權利要求
1.按照時鐘選擇信號(CLKSEL)的標準，從一個第一時鐘信號(B0CLK)轉換到第二個時鐘信號(B1CLK)的電路裝置，其中-使用第一時鐘信號有一個第一電路分支，該分支具有第一觸發器(FF01)、第二觸發器(FF02)、第一與-門電路(AND01)、第三觸發器(FF03)和第二與-門電路(AND02)，-使用第二時鐘信號有一個第二電路分支，該分支具有第十一觸發器(FF11)、第十二觸發器(FF12)、第十一與-門電路(AND11)、第十三觸發器(FF13)和第十二與-門電路(AND12)，-被反相的時鐘選擇信號(CLKSEL)作為用于第一時鐘信號的選擇信號(B0CLKSEL)輸送給第一觸發器(FF01)的數據輸入端(D)和輸送給第一與-門電路(AND01)的第一輸入端，-將第一時鐘信號(B0CLK)輸送給第一觸發器(FF01)的時鐘信號輸入端(CLK)、第二觸發器(FF02)的時鐘信號輸入端(CLK)、第三觸發器(FF03)的進行反相的時鐘信號輸入端(CLK)和第二與-門電路(AND02)的第一輸入端，-將第一觸發器(FF01)的輸出端(Q)與第二觸發器(FF02)的數據輸入端(D)連接，-第二觸發器(FF02)的輸出端(Q)與第一與-門電路(AND01)的第二輸入端連接，-第一與-門電路(AND01)的輸出端與第三觸發器(FF03)的數據輸入端(D)連接，-給第三觸發器(FF03)在其復位輸入端(RES)加載屬于第一時鐘信號的告警信號(B0_CLKALA)，-第三觸發器(FF03)的輸出端(Q)與第二與-門電路(AND02)的第二輸入端連接，-時鐘選擇信號(CLKSEL)作為用于第二時鐘信號的選擇信號(B1CLKSEL)輸送給第十一觸發器(FF11)的數據輸入端(D)和第十一與-門電路(AND11)的第一輸入端，-將第二時鐘信號(B1CLK)輸送給第十一觸發器(FF11)的時鐘信號輸入端(CLK)、輸送給第十二觸發器(FF12)的時鐘信號輸入端(CLK)、輸送給第十三觸發器(FF13)的進行反相的時鐘信號輸入端和第十二與-門電路(AND12)的第一輸入端，-第十一觸發器(FF11)的輸出端(Q)與第十二觸發器(FF12)的數據輸入端(D)相連，-第十二觸發器(FF12)的輸出端(Q)與第十一與-門電路(AND11)的第二輸入端相連，-第十一與-門電路(AND11)的輸出端與第十三觸發器(FF13)的數據輸入端(D)相連，-用屬于第二時鐘信號(B1CLK)的告警信號(B1_CLKALA)給第十三觸發器(FF13)在其復位輸入端(RES)加載，-第十三觸發器(FF13)的輸出端(Q)與第十二與-門電路(AND12)的第二輸入端相連，-具有一個邏輯連接分電路(VKG)，將輸送到第二與-門電路(AND02)的輸出端的信號輸送給其第一輸入端，將輸送到第十二與-門電路(AND12)的輸出端的信號輸送給其第二輸入端，其中在邏輯連接分電路(VKG)的輸出端施加輸出時鐘信號(BS_BCMCLK)。
全文摘要
本電路裝置提供頻率相同和相位任意的兩個時鐘信號之間的非同步轉換。它是純數字的,可在集成模塊IC中完全實現并且在轉換時避免尖脈沖/閃信號。
文檔編號H04J3/06GK1320233SQ99811540
公開日2001年10月31日 申請日期1999年9月23日 優先權日1998年9月29日
發明者M·麥恩茲, G·策勒 申請人:西門子公司