專利名稱：光學雙二進制傳輸用的代碼變換電路及光發射器和接收器的制作方法
技術領域：
本發明涉及一種用于光學雙二進制傳輸的代碼變換電路和使用該電路的光發射器與接收器。
一個光傳輸系統通常要接收一個電信號作為輸入，把這個電信號直接發送至一個光調制器，轉換成光信號，并把這樣轉換后的光信號注入一根光纖，以便發送至接收側。
但是，近年來，隨著傳輸能力的增加，已經對光纖特性提出更苛刻的要求。首先，要求實現長距離的光纖傳輸，以便實現無中繼器的光纖傳輸。其次，要求傳輸超高速的信號，例如實現超過10Gb/s的超高速光纖傳輸。
在如此超高速度的、長距離的光纖傳輸中，由于光纖的波長色散的特有性質，被傳輸信號的質量，到最后會惡化，以致難以傳輸。為此，已經提出了光學雙二進制傳輸，即所謂高“色散容限”傳輸系統，并研究它的商品化。
本發明涉及一種用于這種光學雙二進制傳輸的代碼變換電路。
后面還要用圖詳細說明的第一個代碼變換電路的例子，早已提出，它被稱為預編碼器，但正如后面要說明的，這種預編碼器遇到的麻煩是，最后產生的信號與需要的輸出信號的位圖完全不同。為消除這一缺點，已經提出了后面還要說明的預編碼器的第二個例子。
預編碼器的第二個例子，在其延遲元件(后面指出)的延遲時間Td比一個時隙TS短時才正常工作，而在Td比一個時隙TS長時，不再正常工作。在超高速光傳輸中，將來要實現20Gb/s或40Gb/s的速度。屆時，一個時隙TS將變得更短，即50ps或25ps。即使IC處理技術有了改進，提高了最大運行速度，并使電路的延遲變短，但繞組等產生的延遲仍舊不變。因此，當時隙TS變得更短時，繞組產生的延遲時間在總的延遲時間Td中的比值，變得更大，從而，要使延遲時間Td比時隙TS短，就變得更為困難。屆時，預編碼器的正常工作不再有保障。
本發明的一個目的，是給出光發射器或光接收器中用于超高速傳輸的一種代碼變換電路，即使含有其延遲時間超出輸入信號一個時隙的延遲元件，仍能保證正常的運行。
為實現上述目的，本發明的代碼變換電路給出一個位分配單元(21)，它把一個高速輸入信號(IN)分成N路低速信號(in1，in2，...)；N個代碼變換器(22-1至22-N)，對N路低速信號進行代碼變換；以及一個位組合單元(23)，它接收N個代碼變換器輸出的代碼變換后的低速信號(out1，out2，...)作為輸入，并把這些信號邏輯相加和組合，產生一個代碼變換后的高速輸出信號OUT。從而，使光學雙二進制傳輸使用的預編碼器，限定其延遲元件的延遲時間在一個時隙內的苛刻限制，能夠放寬。
本發明的上述目的和性能，將從下面優選實施例的描述中變得更明顯，這些優選實施例是對照附圖給出的，附圖有
圖1是按照本發明的代碼變換電路的基本結構圖；圖2按照本發明的第一個實施例，畫出一個代碼變換器的具體例子；圖3是時序圖的第一部分，表示圖2電路出現在(a至1)部分的信號圖；圖4是時序圖的第二部分，表示圖2電路出現在(a至1)部分的信號圖；圖5畫出當初始值不同于圖3和圖4時，得到的時序圖的第一部分；圖6畫出當初始值不同于圖3和圖4時，得到的時序圖的第二部分；圖7按照本發明的第二個實施例，畫出一個代碼變換器的具體例子；
圖8是時序圖的第一部分，表示圖7電路出現在(a至p)部分的信號圖；圖9是時序圖的第二部分，表示圖7電路出現在(a至p)部分的信號圖；圖10按照本發明的第一個實施例，當N被設定大于2時，畫出一種代碼變換電路的結構；圖11按照本發明的第二個實施例，當N被設定大于2時，畫出一種代碼變換電路結構的一部分；圖12按照本發明的第二個實施例，當N被設定大于2時，畫出一種代碼變換電路結構的一部分；圖13畫出圖12所示結構的一種變化；圖14畫出應用本發明的一種光發射器；圖15畫出應用本發明的一種光接收器；圖16畫出現有技術在光學雙二進制傳輸中使用的一種光發射器；圖17畫出圖16中a至e各個部分信號波形的時序圖；圖18畫出現有技術的代碼變換電路(預編碼器)的第一個例子；圖19畫出現有技術的代碼變換電路(預編碼器)的第二個例子；圖20畫出圖18所示預編碼器(第一例)運行的時序圖；圖21畫出當延遲時間偏離一個時隙時，圖18所示預編碼器(第一例)運行的時序圖；圖22畫出圖19所示預編碼器(第二例)運行的時序圖；和圖23畫出當延遲時間偏離一個時隙時，圖18所示預編碼器(第一例)運行的時序圖。
在描述本發明的實施例之前，先參照有關的圖，說明現有技術及其缺點。
圖16畫出現有技術在光學雙二進制傳輸中使用的一種光發射器。
在此圖中，現有技術用于光學雙二進制傳輸的光發射器10，是與一個代碼變換電路即“預編碼器”11、一個低通濾波器(LPF)12、和一個Mach-Zender光調制器(MOD)13一同提供的。
待傳輸的超高速電輸入信號Ein，通過一個反相器(INV)14輸入至代碼變換器(預編碼器)11中“異”(EXOR)電路15的一個輸入端。在EXOR輸出之前被延遲的1-位，通過一個延遲元件(DLY)16反饋至EXOR電路15的另一個輸入端。這一反饋輸出與送至一個輸入端的信號Ein經“異”運算，運算后的EXOR輸出被送至低通濾波器12。
圖17畫出圖16中a至e各個部分信號波形的時序圖。
在此圖中，圖16中a至e各個部分信號波形畫在(a)行至(e)行上。還有，圖上最上一行，是位的號碼01234...，表示構成數字電輸入信號Ein相繼的各個位。一位的寬度對應于一個時隙TS。就是說，如果信號Ein的位速率是B，則1TS等于1/B。
參看圖16和圖17，首先，假定數字電輸入信號Ein，是從前一級信號處理單元(未畫出)送來的，其位圖比如為(a)行所示。
(a)行信號Ein經反相器14在極性上反相，變成(b)行所示信號，然后輸入預編碼器(代碼變換電路11)。
在預編碼器，畫在(b)行上的一位信號，與剛剛輸入前的一位信號經延遲元件16精確地延遲了Td時間而獲得的一位信號，一起輸入EXOR電路15。EXOR的輸出便以(c)行所示位圖出現。
把(c)行所示二進制信號，輸入低通濾波器12并變換為(d)行所示三進制信號(0，0.5，1)。
(d)行所示三進制信號，輸入Mach-Zender型光調制器13，轉換為二進制光信號，并注入光纖F。二進制的光信號可以實現高色散容限的光學雙二進制傳輸。下面對此還要更詳細解釋。
當(b)行第n個位信號是Bn，(c)行第n個位信號是Cn，和Cn前一位的信號是C(n-1)時，下面的方程(1)成立Cn＝Bn+C(n-1)mod2(1)如果上述信號Cn通過低通濾波器12，則變成(d)行所示的信號。當(d)行第n個位信號是Dn時，那么該Dn可以用下述方程(2)表示
Dn＝{Cn+C(n-1)}/2 (2)這里，低通濾波器12的帶寬設定為輸入信號Ein位速率B的1/4，即0.25B。
如果該信號被送至1/4位速率B的窄帶低通濾波器12，那么它的信號波形要被平滑化，并變成(d)行實線所示的三進制信號(0，0.5，1)。
如果上述三進制信號(0，0.5，1)輸入Mach-Zender型光調制器13，那么它再一次被變換成一個二進制光信號((e)行光信號)。在三進制信號的0.5上，二進制光信號變成0，同時在三進制信號的0上，二進制光信號變成1。即使在三進制信號的1上，二進制光信號也變成1。這種情形下，三進制信號在0時，二進制光信號的光功率變為最大值“1”。三進制信號在1時，二進制光信號的光功率也變為最大值“1”。但是，在最大光功率時的前一個光信號，與在最大光功率時的后一個光信號，兩者相互間相位移動180°。要注意，二進制光信號的光功率在三進制信號為0.5時，基本變為零。
這一個二進制光信號，即圖16的光輸出信號Oout，由于從濾波器12出來的二進制信號的通帶減小為位速率B的1/4，所以其光譜帶寬變窄。通過此辦法減小了光譜帶寬的光輸出信號Oout，把它注入光纖F，并讓它在光纖F中傳輸，有可能實現高色散容限的光傳輸。這就是光學雙二進制傳輸。
表
上表說明二進制/三進制狀態被低通濾波器12所作的變換。C(n-1)，Cn，和Dn的說明如前。An是(a)行所示電輸入信號Ein的位的數值。
從濾波器12輸出的三進制信號，作為上表的Dn，在光調制器13輸出時變為二進制光信號，并且在光調制器13的輸出端表現為有光發射或無光發射。具體說，當Dn＝0或Dn＝1時，發射光，而當Dn＝0.5時，不發射光。按最后的分析，在An＝1時發射光，而在An＝0時不發射光。于是得到與(a)行位圖精確相同的位圖，如(e)行所示。
即使輸入的是(a)行位圖(a)，并插入用濾波器12進行的二進制/三進制變換，直至獲得(e)行位圖(e)，還必需使位圖(a)與位圖(e)相匹配。提供這一步的就是上述預編碼器(代碼變換電路11)。就是說，如果沒有一個預編碼器，輸入的位圖和光發射器10輸出的位圖將不匹配。代碼變換電路11不一定設在光發射器10內，也可以作為一個解碼器(后解碼器)，設在后面說明的光接收器內。在后一種情況下，當通過光接收側時，再現與上述位圖(a)完全相同的位圖。本發明涉及上述的預編碼器和解碼器，但在說明時，主要側重預編碼器。
圖18畫出現有技術的代碼變換電路(預編碼器)的第一個例子。代碼變換電路11與圖16所示完全相同。
圖19畫出現有技術的代碼變換電路(預編碼器)的第二個例子。后面要解釋，這個預編碼器的第二個例子，能夠解決圖18所示第一個預編碼器例子的缺點，并且其特征是設有一個D-FF電路17。
圖20和21是圖18所示預編碼器(第一個例子)運行時的時序圖。
參看圖20，所畫時序圖表示，延遲元件16的延遲時間Td與一個時隙(TS)精確匹配，即當圖18的預編碼器(代碼變換電路11)接收10Gb/s的輸入信號時，Td＝100ps。注意，圖20的(a)行到(c)行表示在圖18相應部分a至c出現的信號波形。
參看圖18和圖20，作為10Gb/s的輸入信號，假定接收的信號，例如其位圖是0111...，如(a)行所示。
(a)行輸入信號與一個時隙TS之前的(c)行輸入信號，被EXOR電路15取“異”，獲得(b)行輸出信號。
但是，上述一個時隙TS之前的輸入信號，不總是精確地延遲100ps后反饋至EXOR電路15。其理由是，延遲元件16包括EXOR電路15自身傳播等等延遲，此外還有溫度起伏等效應。
時序圖21表示延遲元件16的延遲時間Td偏離一個時隙(TS＝100ps)情況下的運行，在此例中，假定比時隙TS短，比如延遲時間Td為80ps。
于是，如圖中(c)行所示，被反饋至EXOR電路15的一個時隙TS之前的輸入信號，在反饋時，比一個時隙TS(＝100ps)提早了20ps(＝100-80)結束反饋。結果，較遲出現的(b)行輸出信號，變成與圖20(b)行所示輸出信號完全不同的一個位圖。這就是在第一個例子中現有技術預編碼器的缺點。
這一缺點可以用第二個例子的通常的預編碼器(圖19)消除。
圖22和23是圖19所示預編碼器(第二個例子)運行的時序圖。
首先參看圖22，當延遲時間Td比一個時隙TS(＝100ps)短，比如說是80ps，則經過80ps時間后，(e)行信號的各個位從(d)行信號開始變化。響應這種位變化，(c)行信號在比(c)行信號更早的時間結束位的變化。至此，與圖21情況完全相同。
但是，這個預編碼器(第二個例子)在EXOR電路15與延遲元件16之間，有一個D-FF電路17。
由于該D-FF電路17，不管信號的位的變化發生在比圖22(c)行所示早了20(＝100-80)ps，信號的位在下一個時鐘((b)行)到達時，才發生變化，如(d)行所示，所以，延遲時間Td(80ps)相對于一個時隙TS(100ps)的偏離不起作用。
但是，該預編碼器(第二個例子)還有一個問題。這個問題出現在上述延遲時間Td變成比一個時隙TS(100ps)更長，例如120ps的時候。
參看圖23，由于延遲時間Td(120ps)比一個時隙TS(100ps)長，(e)信號的位的變化(0→1)被延遲了。隨之，(c)行信號的位變化(1→0)也被延遲結束。這導至在D-FF電路17用時鐘輸入(b)作抽樣定時的時候，(c)行信號繼續保持“1”狀態，而不管它應當如圖22(c)行那樣從“1”變化到“0”。因此，(c)行信號按時鐘輸入而被抽樣時，仍保持“1”，結果，如(d)行所示的位變化后的信號最后從預編碼器輸出。(d)行信號的位圖變得與正常情形下的位圖(圖22中(d)行)完全不同。這就是問題所在。
結果，這個預編碼器(第二個例子)，當其延遲元件16的延遲時間Td比一個時隙TS短時，能正常工作，而當Td比一個時隙TS長時，不再正常工作。在上面的解釋中，是以10Gb/s為例，但在超高速光傳輸中，將來要實現20Gb/s或40Gb/s的速度。屆時，一個時隙TS變得更短，即50ps或25ps。即使IC處理技術有了改進，提高了最大運行速度，并使電路的延遲變短，但繞組等產生的延遲仍舊不變。因此，當時隙TS變得更短時，繞組產生的延遲時間在總的延遲時間Td中的比值，變得更大，從而，要使延遲時間Td比時隙TS短，就變得更為困難。屆時，正如前面參照圖23所作的說明那樣，預編碼器的正常工作不再有保障。
本發明是考慮到上面的問題而作出的，并為超高速傳輸提供光發射器內或光接收器內使用的一種代碼變換電路，即使內含的延遲元件，其延遲時間超過輸入信號一個時隙的時間，它也能保證正常地運行。
圖1畫出按照本發明的代碼變換電路的基本結構。
在此圖中，用于光學雙二進制傳輸的按照本發明的代碼變換電路20，包括一個位分配單元21、代碼變換器22、和一個位組合單元23。代碼變換器22包括多個代碼變換器22-1、22-2、...22-N。N是2的一個整數倍。
位分配單元21接收一個高速輸入信號IN并把它分成N路低速信號in(in1，in2...)，N路低速信號in互相間在位的相位上被移動。
N個代碼變換器22-1、22-2、...，22-N與被分成N路的低速信號in(in1，in2...)相對應。各個代碼變換器對相應的各個低速信號進行代碼變換。
位組合單元23從N個代碼變換器22-1至22-N，接收N路代碼變換后的低速信號輸出out(out1，out2，...)作為輸入，并對低速信號out(out1，out2，...)進行邏輯處理和組合，產生代碼變換后的高速輸出信號OUT。
本發明的要點在并行地分開的N個代碼變換器22-1至22-N。這些代碼變換器的結構都相同。具體說，它們的結構可以與圖18(現有技術的第一個例子)或圖19(現有技術的第二個例子)的結構相同。在下面的解釋中，例子取自現有技術的第二個例子(圖19)，它是從現有技術的第一個例子經改進而來的。
根據現有技術第二個例子的代碼變換電路11，如上面所解釋的，當延遲時間Td變得比一個時隙TS(在10Gb/s時為100ps)更長時(比如Td＝120ps)，不再能正常工作。就是說，現有技術的代碼變換電路，當采用上述結構時，必須嚴格限制Td小與100ps。但是，如上面所解釋的，很難在所有時間內維持這一限制，因此，存在放寬這一限制的強烈要求。
再參看圖1，在根據本發明的代碼變換電路20中，N個預編碼器(或解碼器)，每一個都包括一個EXOR電路15、一個延遲元件16(常常不是以實際元件的形式存在)、和一個圖19所示D-FF電路，它們是并行地配置的。考慮N＝2和上面例子，延遲時間Td在所有時間內必須小于100ps的嚴格限制，大大地放寬為保持Td小于200ps的限制。如果N＝4，限制放寬為保持它小于400ps。
因為代碼變換器22-1和22-2(在N＝2的情形)能夠按5(＝10/2)Gb/s的低速輸入信號in(in1，in2)運行，所以這種方法把限制放寬了。因為5Gb/s輸入信號的一個時隙TS是200ps，所以代碼變換器(22-1，22-2)中的任一個都允許有最大為200ps的延遲時間Td。
然而，上述位分配單元21必須放在輸入側，以便把高速輸入信號IN降低為N路低速信號in。另一方面，一個位組合單元23必須放在輸出側，以便把它們恢復為高速輸出信號OUT。N路低速信號in(in1，in2...)各自進行代碼變換，無需任何疊代，所以必須對N路代碼變換后的低速信號in進行邏輯處理，并且利用邏輯處理的結果以獲得高速的輸出信號OUT。這一邏輯處理具體說是一個EXOR運算。參看圖18和圖19，一個EXOR運算是在當前的輸入信號與一位之前輸入的信號之間進行的，但是，這種用反饋的輸入信號的前1-位進行EXOR運算，在圖1所示N個代碼變換器22-1至22-N中任一個，都沒有考慮。因此，在當前的輸入信號與反饋的輸入信號的前1-位之間進行的這種EXOR運算，是一起進行的，而所需的高速輸出信號OUT是在最后的位組合單元23上組合在一起。這是位組合單元23的基本作用。
圖2按照本發明的第一個實施例，畫出一個代碼變換器的具體例子。注意，在全部圖中，相同的部件都用相同的參考數字或符號標記。此外，第一個實施例是參照N＝2而說明的。
上述位分配單元21包括一個串行/并行變換器31，它接收高速輸入信號IN和與高速輸入信號IN同步的高速時鐘CL，并輸出兩路低速信號in1和in2，還輸出把時鐘CL除以2而得到的一個低速時鐘c1。
第一個低速信號in1被送至以預編碼器1表示的第一個代碼變換器22-1。代碼變換器22-1由低速時鐘cl控制。
還有，第二個低速信號in2被送至以預編碼器2表示的第二個代碼變換器22-2。代碼變換器22-2由被反相器INV反相的低速時鐘cl控制。
經代碼變換后的低速信號out1和out2，從第一和第二代碼變換器22-1和22-2輸出，送至上述位組合單元23。位組合單元23包括一個EXOR電路33，它產生高速輸出信號OUT并把它送至已經解釋過的低通濾波器12。
代碼變換器(22-1，22-2)包括EXOR電路15，它產生與低速信號(in1，in2)相應的兩個EXOR輸出，和在低速信號反饋之前被延遲的1-位。
代碼變換器(22-1，22-2)還包括D-FF電路17，它聯接在EXOR電路15的輸出側，并產生在低速信號反饋之前被延遲的1-位。
D-FF電路17由N個(N＝2)低速時鐘cl中的一個控制，這些低速時鐘cl是把與高速輸入信號IN同步的高速時鐘CL除以N(N＝2)，并在相位上相互移動而得到的。
圖3和圖4是部分時序圖，表示出現在圖2電路各部分(a至l)的信號圖。
作為高速輸入信號IN的例子，在圖3和圖4的時序圖上，畫出比上述10G/s速度還高的20Gb/s輸入信號IN。因此，一個時隙變為50ps(示于圖3上左部)。當對這樣一個20Gb/s信號IN作代碼變換時，在現有技術中，延遲時間Td的限制變為小于50ps，而按照本發明(圖2)，可以放寬至小于100(＝50×2)ps。這一點從圖3和圖4的時序圖上看得很清楚。
20Gb/s的高速輸入信號IN，如(a)行所示，用送至串行/并行變換器31的位b0，b1，b2，b3...給出。
與高速輸入信號IN同步的時鐘CL畫在(b)行。
在串行/并行變換器31中，構成高速輸入信號IN的位串b0，b1，b2，b3，...，舉例說是交替分布的，以便執行串行/并行變換并產生第一行低速信號in1各個位b1，b2，b4，...，和第二行低速信號in2各個位b1，b3，b5，...。這一步畫在(c)行和(d)行。這里應該指出的是，畫在(c)行和(d)行的低速信號in1和in2，其時隙被擴展兩倍(100ps)。由于這一點，在代碼變換器(22-1，22-2)中，上述對延遲時間Td的限制被放寬一倍。
在串行/并行變換器31中，高速時鐘CL被變換為其頻率的1/2的低速時鐘c1。這一點畫在(e)行。
當第一個低速信號in1被送至代碼變換器22-1時，它將按照(e)行所示低速時鐘cl被處理，并在f，g，和h部分出現如(f)行，(g)行，和(h)行所示信號。在(f)，(g)，和(h)各行，“b0+b2”表示在第一低速信號in1的當前輸入位b2與位b0之前的1-位之間作EXOR運算的結果。同樣，“b0+b2+b4”表示在當前輸入位b4與運算結果“b0+b2”之前的1-位之間作EXOR運算的結果。
同樣，當第二個低速信號in2被送至代碼變換器22-2時，(e)行的低速時鐘cl，被處理成在相位上由反相器INV反相180°的時鐘，并且在i，j，和k部分出現如(i)行，(j)行，和(k)行所示信號。在(i)，(j)和(k)各行，“b1+b3”表示在第二低速信號in2的當前輸入位b3與位b1之前的1-位之間作EXOR運算的結果。同樣，“b1+b3+b5”表示在當前輸入位b5與運算結果“b1+b3”之前的1-位之間作EXOR運算的結果。
經這樣代碼變換后的第一和第二低速信號out1和out2可以在EXOR電路33上邏輯相加并組合，得到一個代碼變換后的高速輸出信號OUT，它由(l)行中的位串c0，c1，c2，...所組成。位c1相應于上面的位(b0+b1)(這里+表示一種EXOR運算，下同)，而位c2相應于上面的位(b0+b1+b2)。下面的位c3，c4...也一樣，類似的一系列位(b)累積地被取“異”運算。在圖2中，時鐘的相位被反相器INV移相，然后，信號在EXOR電路33上被處理。但是，因為預編碼器1和2是獨立地運行的，沒有必要對這些信號給出特定的相位差，所以，可以用同一個時鐘，而當進入EXOR電路33時，才對圖中信號g或j給定一個相位差。
在圖2的例子中，說明了延遲時間Td小于50ps的限制被放寬至小于100ps，但在圖3和圖4的時序圖中，該例子畫出的實際延遲時間Td是80ps(見(g)行和(j)行上的80ps)。
再參考上述方程(1)，經圖2電路20的代碼變換，方程(1)變為下面的方程(3)和方程(4)。方程(1)與已經寫出的方程相同。
Cn＝Bn+C(n-1)mod2 (1)＝Bn+{B(n-1)+C(n-2)}mod2 (3)=Σi=0nBi+Cmod2---(4)]]>(這里C是預編碼器輸出的初始值)上述方程(4)與圖3和圖4中(l)行的結果(c0，c1，c2，...)一致。
請看方程(4)，初始值C是由圖2中信號out1和out2的初始值決定的，它們是圖3和圖4中(g)行和(j)行首部的位的值。在這兩個圖中，它們是“0”和“0”。不論初始值變為(0，0)或(0，1)等等，都是由D-FF電路17的狀態決定的，這個狀態則隨向預編碼器(22-1，22-2)輸入功率的時標而改變，不是明確地決定的。因此，在本發明的電路20中，能夠給出一個復位方法，把初始值置為(0，0)。
對初始值取(0，0)以外的值，例如(0，1)，(1，0)等等，進行了類似的模擬。
圖5和圖6畫出當初始值不同于圖3和圖4情形下的時序圖。注意，這個時序圖可以完全按圖3和圖4相同方式來考察。
首先，考慮圖5(j)行的初始值，圖3(j)行的“0”已變為“1”。就是說，考慮用初始值(0，1)取代上述初始值(0，0)。這個例子與預編碼器2的初始值變為“1”相對應。變為“1”的變化，以在(i)行和(j)行中的“+1”表示，并表示為例如“b1+1”，“b1+b3+1”，...。最后它在(l)行中表現為“+1”。到最后，圖3和圖4(l)行的位串c0，c1，c2，...變成圖5和圖6(l)行的各個位c0+1，c1+1，c2+1，...。
然而，如從上表所看到的，當(l)行的電信號送至Mach-Zender型光調制器13時，被調制的光信號，是位串c0，c1，c2，...，或是位串c0+1，c1+1，c2+1，...，僅有的差別是在光學區域中相位差180°。光的“1”和“0”兩者之間是完全相同的。
在上述例子中，初始值取(0，1)，但由于上面的理由，對初始值為(1，0)和初始值為(1，1)兩者，目標光輸出信號Oout都按照與已經說明的初始值(0，0)相同的方式獲得。由此知道，沒有必要在運行前首先把電路20的初始值復位。
圖7按照本發明的第二個實施例，畫出一個代碼變換器的詳細例子。這個圖按照與圖2第一個實施例相同的方式，表示N＝2的情形。
一般說，當著眼于光輸出一側考慮光發射器的配置時，用作E/O轉換器的光調制器13、低通濾波器12、和并行/串行變換器，常常集成在單獨的一塊板上。就是說，兩路信號，例如20Gb/s的兩路信號，并行地輸入并行/串行變換器，在該并行/串行變換器上被變換成一個40Gb/s的信號。這個40Gb/s信號經低通濾波器12被送至光調制器13。圖7中的代碼變換電路20聯接在該板的輸入側。
如果這樣做，通過共同使用現有的在該板輸入側的并行/串行變換器，作為圖2的并行/串行變換器42，那么，不再有必要像第一個實施例(圖2)那樣，在EXOR電路33上把位速率提升到最后的位速率(在上面的例子中是40Gb/s)。因此，在本發明的第二個實施例里，其特點是并行/串行變換器42采用了可供使用的現有電路(并行/串行變換器)。
上述想法還能用于代碼變換電路20的輸入側。在與代碼變換電路輸入側聯接的前一級(未畫出)中，有一個用于把高位速率信號變換為低位速率信號的現有電路(串行/并行變換器)。因而，在第二個實施例中，共同使用一個現有的串行/并行變換器的串行/并行變換器41，作為代碼變換電路20的一部分。
上述想法還能用于某種光傳輸系統中的光接收器，這種光傳輸系統在其光發射器中不設預編碼器。在這種情形下，該光接收器提供一個功能相當于預編碼器的解碼器。再有，圖7的代碼變換電路20被作為解碼器來使用。
一般說，著眼于光輸入一側考慮光發射器的配置時，O/E轉換器和串行/并行變換器常常集成在一塊板上。如果由現有的串行/并行變換器作為串行/并行變換器41，成為代碼變換電路20的一部分，那么就能夠實現上面的想法。但是，對光接收器而言，并行/串行變換器42成為虛設的。
就是說，對照表示一般結構的圖11和圖12，圖中N大于2，現有并行/串行變換器，在光發射器中被共同用作N∶1的并行/串行變換器65(圖中N＝4)，該光發射器用了N個代碼變換器(22)、(N-1)個延遲單元63、和N-輸入的EXOR單元64作為預編碼器。
還有，共用的現有串行/并行變換器，在光接收器中被用作1∶N的串行/并行變換器61，該光接收器使用N個代碼變換器(22)、(N-1)個延遲單元63、和N-輸入的EXOR單元64作為解碼器。
在圖7中，作為與上述并行/串行變換器42的接口，添加了圖2中沒有畫出的新的部件，即圖示的D-FF電路43和44，以及EXOR電路45和46。
在第二個實施例里，因為用了現有的并行/串行變換器42，必須協調并行/串行變換器的運行。并行/串行變換器42僅僅執行與圖2的串行/并行變換器31相反的操作。它僅僅交替地拾取輸入的兩路位串，并按高位速率的次序排列這些位。完成后，必須預先獲得兩路位串的比鄰位之間的EXOR，這些位直至到達串行/并行變換器42都沒有相互作用。這一步由EXOR電路45和EXOR電路46完成。此時，D-FF電路43和D-FF電路44對輸入EXOR電路45和EXOR電路46的位，給出所需的相移。這種專門操作由時序圖表示。
圖8和9是各部分的時序圖，表示出現在圖7電路(a至p)部分的信號圖。
圖8和圖9的時序圖可以按照與圖3和圖4相同的方式考察。
圖10按照本發明的第一個實施例，當N被設定大于2時，畫出一種代碼變換電路的結構。注意，本發明的代碼變換電路20中，除數N可以是2的任一整數倍，例如，N＝2，4，6，8，等等。考慮到信號的速度和電路產生的延遲等等因素，N最好是2。
與圖2配置的差別是，圖2的變換器31變為1∶N的串行/并行變換器，圖2的EXOR電路33變為N-輸入的EXOR電路53，以及有(N-1)級串聯的延遲裝置52，以便相繼地產生N個被相移的低速時鐘(cl1至clN)。
注意，作為輸入，串行/并行變換器51接收高速輸入信號IN和與高速輸入信號IN同步的時鐘CL，輸出被串行/并行變換后的和被位相移后的N路低速信號in1至inN，以及輸出N個低速時鐘(cl1至clN)，這N個低速時鐘是把高速時鐘除以N并在相位上移動而得到的。各個低速時鐘被相應的代碼變換器22-1至22-N作為輸入而接收。
圖11和12根據本發明的第二個實施例，在N被設定大于2情形下，畫出一種代碼變換電路結構的各個部分。
在圖11和12中，畫出一個1∶N的串行/并行變換器61，N個代碼變換器22-1至22-4，(N-1)級延遲單元63，N-輸入的EXOR單元64，以及一個N∶1并行/串行變換器65。在圖中畫出N＝4的情形。
1∶N的串行/并行變換器61串行地接收高速輸入信號IN，并把它分成N(N以4表示)路并行的低速信號in1至in4。
與被分成并行的N路低速信號對應，設置了N個代碼變換器22-1至22-N。各個變換器對相應的低速信號進行代碼變換。
與N個代碼變換器(22)對應，設置了串聯的(N-1)級延遲單元63，以便相繼地把代碼變換后的代碼變換器輸出加以延遲。
為與N個代碼變換器(22)對應而設置的N-輸入EXOR單元64，把來自代碼變換器的輸出，和來自緊隨代碼變換器的(N-1)級延遲單元63的輸出，進行邏輯相加。
N∶1并行/串行變換器65，把來自與N個代碼變換器對應的N個N-輸入EXOR單元64的輸出組合起來，產生高速輸出信號OUT。
(N-1)級延遲元件62是串聯的，以便接收各個低速時鐘，低速時鐘的產生辦法，是把與高速輸入信號IN同步的高速時鐘分成N個，并相繼地產生N個相位上互相移動的低速時鐘cl1至clN。N個代碼變換器(22)由來自各延遲元件的相應低速時鐘(cl)驅動。
此外，(N-1)級延遲單元63中每一級，都含有如圖所示的一個D-FF電路并由與高速輸入信號IN同步的高速時鐘CL驅動。
圖13畫出圖12所示結構的一種變化。與圖12的差別是，(N-1)級延遲單元63中每一級，包含如圖所示的一個延遲裝置DL。
圖14畫出應用本發明的一個光發射器。這個光發射器70利用按照本發明的代碼變換器20作為預編碼器71。圖中的Ein，Oout，F，等等，與前面說明過的圖16中的相同。
圖15畫出應用本發明的一個光接收器。這個光接收器80利用按照本發明的代碼變換器20作為解碼器81。圖中的Oin是一個光輸入信號，而Eout是一個電輸出信號。參考數字82表示已經說明過的O/E轉換器，它把一個光信號轉換為一個電信號。
總結本發明的效果，按照本發明，能夠實現一種光學雙二進制傳輸，它大大放寬了限制延遲元件16的延遲時間在一個時隙內的苛刻時間限制。要傳輸的信號的位速率越高，例如，10Gb/s，20Gb/s，40Gb/s，...，這一作用變得越明顯。
權利要求
1.一種用于光學雙二進制傳輸的代碼變換電路，包括一個位分配單元，用于接收一個高速輸入信號并把它分成N(N是2或更大的一個整數)路低速信號，N個與N路被分成的低速信號對應的代碼變換器，在對應的低速信號上進行代碼變換，和一個位組合單元，接收來自N個代碼變換器的N路代碼變換后的低速信號作為輸入，對之進行邏輯處理和組合，產生一個代碼變換后的高速輸出信號。
2.按照權利要求1的代碼變換電路，其中每個代碼變換器包括一個EXOR電路，用于產生與低速信號相應的EXOR輸出和在低速信號反饋之前被延遲的1-位。
3.按照權利要求2的代碼變換電路，其中每個代碼變換器還包括聯結在EXOR電路輸出側的一個D-FF電路，用于產生所述反饋的低速信號之前被延遲的1-位。
4.按照權利要求3的代碼變換電路，其中所述D-FF電路由N個被分成的時鐘中相應的一個操作，N個被分成的時鐘是把與高速輸入信號同步的高速時鐘除以N而得到的。
5.按照權利要求4的代碼變換電路，還提供(N-1)級串聯的延遲元件，用于相繼地產生N個被分成的時鐘。
6.按照權利要求1的代碼變換電路，其中所述位分配單元由一個串行/并行變換器組成。
7.按照權利要求6的代碼變換電路，其中所述串行/并行變換器，作為其輸入，接收所述高速輸入信號和與所述高速輸入信號同步的高速時鐘，并輸出串行/并行變換后的N路低速信號和N個被分成的低速時鐘，N個低速時鐘由高速時鐘除以N得到，被輸入到對應的代碼變換器。
8.按照權利要求1的代碼變換電路，其中所述位組合單元由一個EXOR電路組成，它接收N路被分成的低速信號作為輸入，輸出一個高速輸出信號。
9.按照權利要求1的代碼變換電路，其中N是2、4、6、和8中任一個。
10.一種用于光學雙二進制傳輸的代碼變換電路，包括一個1∶N串行/并行變換器，用于串行地接收一個高速輸入信號，并把它分成N(N是2或更大的整數)路低速信號，與并行地分開的N路并行低速信號對應的N個代碼變換器，對對應的低速信號進行代碼變換，(N-1)級串聯的延遲單元，用于N個代碼變換器，把代碼變換器完成代碼變換后的輸出相繼地加以延遲，與N個代碼變換器對應的N-輸入EXOR單元，對代碼變換器的輸出和緊隨代碼變換器的(N-1)級延遲單元的輸出進行邏輯處理，和一個N∶1并行/串行變換器，用于把與N個代碼變換器對應的N個N-輸入EXOR單元的輸出，組合起來并產生一個高速輸出信號。
11.按照權利要求10的代碼變換電路，其中進一步的補充包括(N-1)級串聯的延遲元件，接收低速時鐘，這些低速時鐘是把與高速輸入同步的高速時鐘分成N個而得到的，還要相繼地產生N個低速時鐘，和N個代碼變換器由從對應的延遲元件之一來的低速時鐘驅動。
12.按照權利要求11的代碼變換電路，其中每一個(N-1)級延遲單元包括一個D-FF電路，由與所述高速輸入信號同步的高速時鐘驅動。
13.按照權利要求10的代碼變換電路，其中每一個(N-1)級延遲單元包括一個延遲裝置。
14.按照權利要求10的代碼變換電路，其中所述N∶1并行/串行變換器是一個在光發射器中現有的并行/串行變換器，它作為預編碼器，包括所述N個代碼變換器、所述(N-1)個延遲單元、和所述N-輸入EXOR單元。
15.按照權利要求10的代碼變換電路，其中所述1∶N串行/并行變換器是一個在光接收器中現有的串行/并行變換器，它作為解碼器，包括所述N個代碼變換器、所述(N-1)個延遲單元、和所述N-輸入EXOR單元。
16.一種內含一個預編碼器的光發射器，包括一個位分配單元，用于接收高速輸入信號，并把它分成N(N是2或更大的整數)路低速信號，與N個被分成的低速信號對應的N個代碼變換器，在對應的低速信號上進行代碼變換，和一個位組合單元，接收從N個代碼變換器輸出的N路代碼變換后的低速信號作為輸入，對低速信號進行邏輯處理和組合，從而產生一個代碼變換后的高速輸出信號。
17.一種內含一個解碼器的光接收器，其中所述解碼器包括一個位分配單元，用于接收一個高速輸入信號并把它分成N(N是2或更大的整數)路低速信號，N個與N路被分成的低速信號對應的代碼變換器，對對應的低速信號進行代碼變換，和一個位組合單元，接收來自N個代碼變換器的N路代碼變換后的低速信號作為輸入，對之進行邏輯處理和組合，產生一個代碼變換后的高速輸出信號。
全文摘要
一種代碼變換電路,內有:一個位分配單元,用于把一個高速輸入信號分成N路低速信號;N個代碼變換器,用于對N路低速信號進行代碼變換;和一個位組合單元,接收從N個代碼變換器輸出的代碼變換后的低速信號作為輸入,并對這些信號進行邏輯相加和組合,以產生一個代碼變換后的高速輸出信號,由此,用于光學雙二進制傳輸的預編碼器,其延遲元件的延遲時間限于一個時隙的苛刻限制,能夠放寬。
文檔編號H04L25/497GK1254995SQ99124880
公開日2000年5月31日 申請日期1999年11月25日 優先權日1998年11月25日
發明者桑田直樹 申請人:富士通株式會社