綜合業務數字網交換機單板同步交換器的制作方法

專利名稱：綜合業務數字網交換機單板同步交換器的制作方法
技術領域：
本實用新型涉及一種綜合業務數字網交換機單板同步交換器，屬于有線電信交換技術領域。
過去，數字交換機中使用的交換網絡所占用的體積較大。一般大容量的交換網絡(例如16K×16K)需要很多塊PCB插件板，甚至幾層機框(shelf)才能裝下。并且交換網絡與控制計算機是分開的。隨著超大規模集成電路的不斷發展，以及設備裝配工藝的提高，交換網絡的體積越來越趨向于小型化。如果能在一板PCB單板上集成有大容量的交換網絡和相應的計算機控制系統，則交換機的體積將大大減小，并且控制也簡單，可靠性得以提高。這種在單板上結合有交換網絡和控制計算機的系統稱單板交換器。
傳統的T-Sn-T方法統治了電信交換網絡近30年，存在著許多不足。之后“拷貝T”方法雖有所改進，但是該方法所用器件呈n2增長，因此在實際應用中存在限制，并且難以做到時隙一致性交換。同時在構成系統時也不夠靈活(如只能在8Mb/s或2Mb/s速率上進行交換等)。1998年Mitel公司推出2K×2K單片ISDN交換網絡，按拷貝T擴展方式可做到8K×8K時隙交換，成本很貴。
現代局用ISDN交換機(尤其是C3-C1局交換機)需要大容量、小體積、低功耗、低成本并且功能靈活的數字交換網絡。過去幾十年里，單級T交換網絡的容量是較小的，為了構成較大容量的交換網絡采用了T-Sn-T或多級網絡互連的擴展結構。上述結構不僅體積大，而且在性能上存在時延大、時隙阻塞和收斂、以及難以滿足ISDN對n×64Kb/s時隙一致性交換要求等缺點。如九十年代初，韓國三家大電信公司(三星、金星、大宇)在吸取美國5ESS交換機優點的基礎上改進的TD-10系列交換機中，16K×16K的交換網絡采用了T-S-T結構，共占用幾十塊PCB板，組成8個機架(超過兩個大機架，請注意本實用新型申請只需要兩塊A、B備份的PCB板即可)。九十年代中期，有人提出“拷貝T”方式的交換網絡，并運用到生產實際中，如HJD-04交換機。但是“拷貝T”采用串行總線矩陣擴展的方法，使用已有的單片交換網絡，如MT8088、MT9088等，對應于單級T交換器時延的容量一般最多只能做到8K×8K。之后又有一些對“拷貝T”方法的改進，如取消對角線存儲器方法可進一步擴大交換網絡的容量，但是以時隙統計復用為代價，不能滿足非連續時隙n×64Kb/s一致性交換的要求。
為此，本發明人曾經提出《大容量無阻塞高速數字交換網絡》的專利申請(專利號ZL 93121290.1)，該專利技術采用并行交換的方法，可實現4K×4K基本交換單元。用上述基本交換單元通過并行擴展矩陣方法可實現16k×16k交換網絡，但不能滿足ISDN交換所要求的n×64Kb/s非連續時隙一致性交換要求。此外，上述交換網絡僅僅是存儲器交換部分，不涉及復用/分路、實時自環測試、動態插入/提取信令和計算機之間內部通信鏈路；不涉及CPU控制系統，還不能構成一面向ISDN功能的完整的交換器。
本實用新型的目的是設計一種綜合業務數字網交換機單板同步交換器，采用先進的時分同步交換技術、高速復用和高速分路技術，以及計算機智能控制技術，結合最新發展的超大規模集成電路實現技術，提供高性能單板單T大容量交換器，以達到縮小體積、減少功能、降低成本、提高可靠性和構造系統簡單之目的。
本實用新型設計的窄帶ISDN交換機單板同步交換器總體框圖見圖1所示，它由以下部分組成，分別為1．計算機系統及主/備用控制邏輯(1-1)，是本實用新型的核心計算機控制部分。它在接收方向上，接收來自外部信令處理機的連續控制消息以及用于單板系統自診斷/測試、主/備用切換和系統配置/重新配置等控制命令；在發送方向上，向外部系統維護處理機送出單板運行狀態、自診斷/測試結果，以及來自光接口板的光信號運行維護信息等。該部分中包括(1)32位單片計算機(CPU)，(2)用于存放數據的靜態存儲器SRAM，(3)用于存放程序的可擦寫只讀存儲器EPROM和E2PROM，(4)用于存放數據的動態存儲器DRAM，(5)串行通信控制接口(兩路)，(6)以太網(Ethernet)通信控制接口，(7)片選與主/備用控制邏輯，(8)控制交換網絡接口。
2．16K×16K控制與話音存儲器交換矩陣(1-2)，構成一個單T型矩陣交換網絡的存儲和交換控制部分，其功能是在計算機系統(1-1)的控制下，把從復用器[(1-3)、(1-4)]來的并行輸入時隙交換成連接到分路器[(1-5)、(1-6)]的并行輸出時隙。該部分中包括(9)由雙端口存儲器(容量為4K×16/4K×18)組成的控制存儲器CM1～CM4，(10)高速的十六位同步鎖存器組成的CM與SM之間的地址鎖存電路L1～L4，(11)CM與電址鎖存電路之間的2-4譯碼器電路Y1～Y4，(12)十六片由雙端口存儲器(8K×8/8K×9)組成的話音存儲器矩陣SM11,SM12,……SM44。
3．高速復用/低速插入電路(1-3)，負責將來自輸入接口(1-10)的兩組(每組8條32Mb/s)輸入PCM HW串行數據(G1,G2)分別經串一并轉換和復用成兩組8位并行的復用數據(I1,I2)，同時將1-10條2Mb/s數據(G9，串行)插入到上述兩組32Mb/s輸入PCM HW的某一條中。此時，在計算機系統(1-1)的控制下，完成測試信號的切換和配置2Mb/s插入信號條數等功能。該部分包括(13)兩組、每組8條32Mb/s PCM HW串一并轉換且復用成8位并行數據的單元電路，(14)插入2Mb/s信號到一條32Mb/sPCMHW上的電路，(15)計算機控制接口電路，(16)自環測試數據產生電路，(17)同步控制信號產生電路。
4．高速復用電路(1-4)，將來自輸入接口(1-11)的兩組(每組8條32Mb/s)輸入PCM HW串行數據(G3,G4)分別經串一并轉換和復用成兩組8位并行的復用數據(I1,I4)，同時在計算機控制系統(1-1)的控制下，完成測試信號的切換功能。該部分包括(18)兩組、每組8條32Mb/s PCM HW串一并轉換且復用成8位并行數據的單元電路，(19)計算機控制接口電路，(20)自環測試數據產生電路，(21)同步控制信號產生電路。
5．高速分路/低速提取電路(1-5)，負責將來自(1-2)的兩組并行(每組8比特)時隙數據(O1,O2)經分路和并一串變換轉化成兩組(每組8條32Mb/s)輸出PCM HW串行數據(G5,G6)，同時將1-10條2Mb/s數據(G10，串行)從其中某一條PCM HW中提取出來。此外，在計算機系統(1-1)的控制下，將被測試鏈路信號回收到內部的存儲器(RAM)中，待(1-1)來讀取；并通過其內部的計算機接口邏輯完成配置2Mb/s提取信號的條數等。該部分包括(22)兩組、每組8位并行時隙數據轉化為8條32Mb/s的串行PCM HW數據的分路及并一串轉換單元電路，(23)從一條32Mb/s PCM HW上提取1-10條2Mb/s信號的電路，(24)測試電路，(25)計算機控制與測試接口電路，(26)時鐘與同步信號控制電路，(27)32Mb/s輸出PCM HW幀同步脈沖(NFSO)產生電路，(28)2Mb/s輸出信令鏈路的幀同步脈沖(2MNFSO)產生電路。
6．高速分路電路(1-6)，負責將來自交換網絡(1-2)的兩組并行(每組8比特)時隙數據(O3,O4)經分路和并一串變換轉化成兩組(每組8條32Mb/s)輸入PCM HW串行數據(G7,G8)，并在計算機系統(1-1)的控制下，將被測試鏈路信號回收到內部存儲器(RAM)中。該部分包括(29)兩組、每組8位并行時隙數據轉化為8條32Mb/s的串行PCM HW數據的分路及并一串轉換單元電路，(30)測試電路，(31)計算機控制與測試接口電路，(32)時鐘與同步信號控制電路。
7．計數地址/輸入幀同步信號產生電路(1-7)，用于產生交換網絡(1-2)中CM和SM工作所需的同步計數地址以及復用電路[(1-3)、(1-4)]和分路電路[(1-5)、(1-6)]所需的輸入幀同步信號。該部分中包括(33)計數地址產生電路，(34)相對于輸入PCM HW(32Mb/s)的8KHZ幀同步信號(NFS)產生電路，(35)相對于插入2Mb/s信號的8KHZ幀同步信號是2MNFS。
8．時鐘倍頻/驅動電路(1-8)，用于將來自背板的16.384MHZ的輸入時鐘倍頻成32.768MHZ正、反向兩相對鐘(相位相差180°，分別記作CP32M和NCP32M)，同時將32.768MHZ的正向時鐘CP32M信號作一變五驅動，將32.768MHZ的反向時鐘NCP32M作一變五驅動，以提供交換網絡(1-2)、復用[(1-3)、(1-4)]、分路[(1-5)、(1-6)]和地址計數(1-7)等模塊用的同步定時時鐘。該部分包括(36)高準確度時鐘倍頻鎖相環電路U43，及其周圍元器件R91、R93,C16、C20、C17、C18、C19和CT1，以及F1、F2,D9、D10。
(37)高速時鐘信號驅動電路U44。
9．輸入線路接口[(1-9)、(1-10)、(1-11)]，是該發明交換器的輸入信號接口邏輯部件，起信號驅動、整形和與背板隔離作用，以保護板內的復用芯片[(1-3)，(1-4)]，并支持帶電熱拔插功能。其中，(38)(1-9)是用于1～10條2Mb/s插入信號的驅動芯片電路U169，(39)(1-10)是用于兩組(每組8條32Mb/s)輸入串行PCM HW的信號驅動芯片電路U102，(40)(1-11)同(1-10)，信號驅動芯片電路是U101。
10．輸出線路接口[(1-12)、(1-13)、(1-14)]是該發明交換器的輸出信號接口邏輯電路，起信號驅動和與背板隔離作用，以保護板內的分路芯片[(1-5)、(1-6)]，并支持帶電熱拔插功能。接口邏輯的輸出具有三態受控特性，并受計算機系統與主/備用控制邏輯的控制。主用板正常工作時信號為CMOS電平輸出，備用板高阻輸出。其中，(41)(1-12)是用于1～10條2Mb/s提取信號的驅動芯片電路U149，(42)(1-13)是用于兩組(每組8條32Mb/s)輸出串行PCM HW的信號驅動芯片電路U145，(43)(1-14)同(1-13)，信號驅動芯片電路是U146。
本實用新型設計的綜合業務數字網交換機單板同步交換器在一塊有限尺寸(典型實施例為366.7×280.0mm2)的PCB板上集成了先進的32位計算機控制系統和16K×16K TS(Time Slot時隙)面向ISDN的大容量交換網絡，能夠做到在板自診斷/測試，插入/提取1-10條(可編程控制)2Mb/s信令鏈路。由于采用新的并行時隙交換技術，并使用最新發展起來的現場可編程門陣列器件(FPGA-Field Programmable Gate Array)和電子可編程邏輯器件(EPLD-ErasableProgrammable Logic Device)，與同等規模的交換部件相比，可縮小體積到1/4～1/6，功耗下降到1/5，成本降低到1/4～1/8，特別適合中、大容量ISDN交換機。其優點是A)能夠滿足ISDN所要求的n×64Kb/s非連續時隙一致性交換(1≤n≤512)，B)能夠在板插入/提取1～10條2Mb/s信令鏈路，且可通過計算機編程動態修改，C)交換器和主機系統按照以太網(Ethernet 802.3)通信標準進行松耦合連接，相互之間消息方式通信，D)單板智能化自診斷/測試功能，E)支持A、B熱備份雙平面切換和帶電動態拔插。


圖1為本實用新型的內部結構框圖；圖2為本實用新型的(1-9)、(1-10)、(1-3)三部分電路原理圖；圖3為本實用新型的(1-11)、(1-4)兩部分電路原理圖；圖4為本實用新型的(1-5)、(1-12)、(1-13)三部分電路原理圖；圖5為本實用新型的(1-6)、(1-14)兩部分電路原理圖；圖6為輸入PCM HW數據與NFS幀同步信號的波形關系圖；圖7為輸入2Mb/s PCM HW數據與2MNFS幀同步信號波形關系圖；圖8為輸出的32Mb/s PCM HW數據與NFSO輸出幀同步信號波形關系圖；圖9為輸出的2Mb/s PCM HW數據與2MNFSO輸出幀同步信號波形關系圖；圖10為高速復用電路MUXB(1-4)的內部結構；圖11為串-并轉換/復用單元電路結構；圖12為具有同步置數的八比特并入串出移位寄存器結構；
圖13為(1-3)、(1-4)中同步控制信號產生電路；圖14為(1-3)、(1-4)、(1-5)、(1-6)中正常工作時NFS與跑馬燈信號的時序關系；圖15為(1-3)、(1-4)中發生錯誤時NFS調態跑馬燈信號的產生；圖16為(1-4)中計算機控制接口電路；圖17為(1-3)、(1-4)中自環測試數據產生電路；圖18為高速復用/低速插入電路MUXA(1-3)的內部結構；圖19為(1-3)中復用電路單元M1的結構；圖20為(1-3)中2Mb/s特殊的插入綜合電路；圖21為(1-3)中計算機控制接口電路；圖22為(1-2)內部的結構；圖23為(1-6)中的內部結構框圖；圖24為(1-6)中(23-3)子框圖的電路；圖25為(1-6)的(23-3)中的分頻器電路；圖26為(1-6)中(23-1,23-2)兩部分所采用的電路圖；圖27為(1-6)中計算機控制與測試接口電路；圖28為(1-6)的(23-4)中的16選1電路；圖29為(1-6)中測試電路(23-5)的電路；圖30為(1-5)中的內部結構框圖；圖31為提取2Mb/s信令鏈路的電路；圖32為產生NFSO的電路；圖33為產生2MNFSO的電路；圖34為時鐘倍頻/驅動電路(1-8)電路圖；圖35為計算機地址/輸入幀同步信號產生電路(1-7)；圖36為計算機系統及主/備用控制邏輯(1-1)內部結構框圖；圖37為(1-1)中的片選譯碼電路；圖38為(1-1)中的主/備用控制電路；圖39為(1-1)中計算機控制讀出電路。
以下結合附圖并按照信號的邏輯流向關系，詳細介紹本實用新型的內容。
本交換器是一個完整的時分同步時隙交換系統。待交換的信號從交換器插件板連接器的第i條(對于32Mb/s PCM HW信號共有32條物理輸入線，對2Mb/s的信令鏈路共有10條物理輸入線)輸入管腳輸入，經高速復用、交換和高速分路電路輸出到第j條(對32Mb/s PCM HW信號共有32條物理輸出線，對2Mb/s信令鏈路共有10條物理輸出線)輸出管腳輸出。因此，本系統主要分為輸入/輸出交換網絡、計算機連接控制和附加控制邏輯電路三大組成部分。在以下的介紹中，先介紹系統的總體信號描述，然后分模塊介紹各個具體部分的組成及工作原理。一、系統輸入/輸出信號格式與接口從外部插件板(如光接口)經機框背板到達該交換器來的輸入信號為32Mb/s串行同步PCM時分復用數據，共32條，分成四組，每組8條，分別標記為G1、G2、G3、G4，這32條串行數據到達交換器輸入連接器時相位是對齊的。交換器的復用邏輯是對每一組為單位進行操作的。(1-9)、(1-10)和(1-11)為輸入驅動/隔離器件，本系統設計中可采用十六位三態接收/驅動器芯片，如74FCT16245或ABT/ABTE 16245等，經驅動后G1、G2兩組信號送到(1-3)，G3、G4兩組信號送到(1-4)，見附圖1、2、3。其中A、B、C、D點是相同相位的同步串行數據，每一幀125us，共512個時隙；每時隙244ns，共8比特，每比特約30.Sns。上述信號的幀同步信號(NFS)由(1-7)產生，為-8KHZ周期定幀信號，送至(1-3)、(1-4),A、B、C、D與E點信號波形見附圖6。
2Mb/s的信令鏈路共有10條，標記為G9。(1-9)僅為輸入驅動/隔離器件，不改變信號的波形(僅有3-5ns的延時)，G9的10條2Mb/s串行數據同相位，每一幀125μs，共32個時隙，符合PCM E1幀標準格式。其對應的幀同步信號(2MNFS)由(1-7)產生，為-8KHZ周期定幀信號，送至(1-3)。G點與F點的信號波形關系見附圖7。
類似地，經交換后從分路電路[(1-5)、(1-6)]輸出的PCM HW信號也是32Mb/s的串行數據(參考圖4、5)，四組(每組8條)PCM HW信號G5、G6、G7、G8，其波形點分別標記以H、I、J、K。為了與光接口進行配合，需要從分路芯片(1-5)上輸出幀同步信號脈沖NFSO，頻率為8KHZ。整個輸出信號的波形見附圖8。
(1-13)、(1-14)為四組PCM HW(32Mb/s)的輸出接口驅動/隔離器件，本系統設計中可采用十六位三態接收/驅動器芯片，如74FCT16245或ABTE16245等。
2Mb/s的信令輸出鏈路共10條，標記以G10，同相位，從高速分路/低速提取電路(1-5)輸出。為了與信令處理機板進行配合，(1-5)同時輸出2Mb/s信令鏈路的幀同步脈沖2MNFSO,N點(代表10條2Mb/s鏈路)和M點(代表2MNFSO)之波形關系見附圖9。二、高速復用電路MUXB(1-4)高速復用電路MUXB完成兩組(G3,G4)每組8條32Mb/s PCM HW的高速信號的復用功能，它由兩個完全同構的串一并變換/復用單元電路(M3,M4)、同步控制信號產生電路、計算機控制接口電路以及自環測試數據產生電路組成，其特高速復用電路MUXB(1-4)的內部結構框圖征是被設計在一片FPGA芯片內(本實用新型的實施例采用Altera EPF10K20)。高速復用電路MUXB(1-4)的內部結構見附圖10。(21)8條32Mb/s PCM HW串一并轉換且復用成8位并行數據的單元電路8條32Mb/s PCM HW串一并轉換且復用成8位并行數據的單元電路的結構如圖11，它的基本原理是用串入并出移位寄存器將多路串行輸入分別進行串-并轉換，產生多路并行信號，然后通過全互連混洗網絡再利用并入串出移位寄存器進行并/串轉換，復用出一路并行輸出(8比特)。其中，并/串轉換由邏輯電路L1實現，L1由八個相同的八比特串入并出移位寄存器組成。邏輯電路L2由八個具有74LS166功能的邏輯單元組成，每個邏輯單元是一個同步置數的八比特并入串出移位寄存器，其結構見圖12。(22)同步控制信號產生電路同步控制信號產生電路的結構如圖13，由八個帶公共清除和時鐘端的D觸發器(選用器件為兩個74175)、一個八與非門(NAND8)和一個反向門(NOT)組成，輸入信號為CP32M的鐘和NFS幀同步脈沖信號。其中，幀同步信號NFS控制跑馬燈信號產生的順序TD0～TD7，以保證將同一個時隙的比特轉換為并行數據，而不發生時隙比特的錯位。為了實現這一功能，NFS被引入一個跑馬燈產生電路的八與非門中，在正常工作時，NFS不影響跑馬燈信號的產生(如圖14所示)；而在TD0～TD7與數據的位置對應關系發生錯誤時，NFS就自動地重新調整TD0相對CP32M而言的產生時刻，以確保TD控制信號控制串一并變換電路時，不破壞時隙完整的結構信息。假設TD0～TD7比正確位置超前2個時鐘周期時，NFS糾正錯誤的時序圖如圖15所示。(23)計算機控制接口電路計算機控制接口電路見圖16。它主要由數據鎖存器(實施例為74273)、4-16譯碼器(實施例為74154)和接口驅動器(實施例為74244)組成。計算機通過片選NCSTA1向74273寫入D0～D3，鎖存后成為DOUT0～DOUT3，送至74154產生在自環測試時取代原160條輸入PCM HW(32 Mb/s數據)的選擇信號SEL0～SEL15。同理，計算機發出片選NCSTA2通過74244讀回數據，以驗證正確性。(24)自環測試數據產生電路自環測試數據產生電路如圖17。它由一雙D觸發器(本實施例中為7474)、分頻器(本實施例中為74393)和一個二選一邏輯電路(21mux)組成。32MHZ的時鐘信號CP32M經分頻器產生16MHZ的正、反向時鐘CP16M、NCP16M，送入二選一邏輯電路。同時，由計算機送來的片選信號ncstbl經反向門形成CSTbl連接到觸發器1的時鐘輸入端1CLK，控制級聯后的觸發器2Q輸出到復用選擇器的S端，由S端控制奇數次選擇CP16M(相當于測試數據55)，偶數次選擇NCP16M(相當于測試數據AA)。三、高速復用/低速插入電路MUXA(1-3)高速復用/低速插入電路MUXA(1-3)完成兩組(G1,G2)每組8條32Mb/s PCMHW的高速復用，同時將0～10條2Mb/s的信令鏈路插入到復用后的高速并行碼流中，它由串-并變換/復用單元電路(M1,M2)、2Mb/s插入電路、同步控制信號產生電路、計算機控制接口電路以及自環測試數據產生電路組成，其特征是被設計在一片FPGA芯片內(本實用新型的實施例采用Altera EPF10K20)。高速復用/低速插入電路MUXA(1-3)的內部結構框圖見附圖18。(31)復用電路M2復用電路M2負責將一組(G2)8條32Mb/s PCM HW串行數據串-并變換并復用成32Mb/s的高速并行碼流，其結構與MUXB(1-4)中的串-并/復用單元電路(M3,M4)完全相同。(32)復用電路M1復用電路M1與以上所提到的三組串-并變換/復用單元電路有些相似，所不同的是其串-并轉換邏輯并非由八個完全相同的八比特串入并出移位寄存器構成，而是由七個上述電路加一個特殊的綜合電路組成，其結構如圖19。我們看到復用電路M1使用了同樣的混洗電路。特殊的插入綜合電路如圖20，其特征是使用了一個類似74595的串入并出移位寄存器將一條(為了便于說明，以后假定插入到最后一條，即第32條(編號為0～31))32Mb/s PCM HW作串-并轉換，同時使用10個類似74595的串入并出移位寄存器分別將十條2Mb/s的信令鏈路作串一并轉換，然后經圖18右邊的綜合邏輯電路混合輸出為單一的并行(8比特)高速碼流2MD0～2MD7(32M/s)。要注意的有兩點①0～10條2Mb/s信令鏈路的插入可由芯片MUXA的微機控制接口邏輯通過計算機編程在線修改。②0～10條2Mb/s輸入信令鏈路的時隙與第32條32Mb/s輸入PCM HW的時隙在編址上是互斥的，即每當多插入一條2Mb/s信令鏈路，圖20所示的綜合電路將“擠”掉32Mb/s PCM HW中的32個時隙。如果插入0條2Mb/s信令鏈路，綜合電路將完全選擇第32條32Mb/s PCM HW的512個時隙；如果插入10條2Mb/s信令鏈路，綜合電路將從第32條32Mb/s PCM HW中選擇(512-10×32)=212個時隙，并選擇10條2Mb/s輸入線中的320個時隙，合而復用成一高速并行碼流。2Mb/s輸入信令鏈路插入到復用后的時隙位置見表1。表1 10條2Mb/s輸入線時隙插入到第32條32Mb/s PCM HW中的位置

(33)計算機控制接口MUXA中的計算機控制接口見圖21，與MUXB中的計算機控制接口相比所不同的是，該接口除了要產生SEL0-SEL15信號控制選擇16條輸入PCM HW線中的哪一條作為測試輸入線外，還要控制讀回控制2Mb/s插入的數據命令。所以除了鎖存器(74273)、四-十六譯碼器(74154)之外，還增加了數據選擇器(74157)和擴展了接口驅動電路(74244)。數據選擇器從兩種用途的鎖存器中選擇讀出數據，一是用于測試的數據DOUTO[9…0]，另一個是用于控制2Mb/s插入的數據DOUTI[9…0]。
MUXA中的同步控制信號產生電路和自環數據產生電路與MUXB中的對應電路相同。四、16K×16K控制與話音存儲器交換矩陣(1-2)用于完成16K×16K時隙(TS)非統計復用交換和能夠滿足ISDN要求的n×64kb/s非連續時隙一致性交換，其特征是由四片控制存儲器(CM1～CM4)組成一行，十六片話音存儲器(SM11～SM44)組成一個4×4的SM矩陣以及他們之間及周圍的鎖存及譯碼電路組成(見圖22)。
控制存儲器CM1～CM4由四片完全同構的雙端口存儲器組成，每片存儲器容量為4K×16或4K×18，速度小于30ns。其中一個端口(本實用新型實施例使用了右端口)接CPU接口電路，可讀可寫。CPU的接續命令寫入到CM，然后再從CM中接著讀取回來，經比較確認命令發出去的對不對；而另一個端口為布線邏輯控制讀出，其數據總線DL15-0中的D13,12接一個二/四譯碼器，譯碼后產生四個片選信號，目的是區分話音存儲器某一列中的四個存儲器(例如，分別接SM11、SM12、SM13、SM14 OER端和CER端)，但為了同步，中間經鎖存器(L1-L4)連同D11-0一起鎖存。D11-0被鎖存后變成LA11-0，作為話音存儲器某一列中四個存儲器的右端口公共讀出地址。本實用新型實施例中，CM可選用IDT/CYPRESS公司的4K×16或4K×18、速度為25ns的雙端口存儲器(型號有IDT 70(V)24S/L25PF、IDT70(V)24J84-1/F84-2,CYPRESS 7C024/7C0241-AC25等)，控制方式為隨機寫入/順序讀出。CM左端口地址A11-0由計數地址產生電路提供。
Y1、Y2合用一片雙二/四譯碼器，速度小于5ns(型號為74FCT139),L1-L4為四個同構的十六位同步鎖存器，速度小于5ns(型號為74FCT16374)。
話音存儲器由4×4=16片8×8的雙端口存儲器組成一4條×4列的并行矩陣，分別標記以SM11、SM12、……、SM44。從復用器來的四組高速并行碼流為HWL0、HWL1、HWL2、HWL3分別接SM矩陣的每一行(共四行)，HWR0、HWR1、HWR2、HWR3為四組去往分路器的并行輸出高速碼流，各接SM矩陣的一列輸出(共四列)。話音存儲器SM工作方式為順序寫入/控制讀出，每個SM矩陣單元完成4K×4K時隙交換，故共可完成16K×16K時隙非統計復用交換，完全無阻塞。與已有專利(ZL 93121290.1)不同的是SM矩陣單元的容量增大了一倍，相當于分成了兩個體。在兩邊的端口操作過程中，一個體由一個端口寫，而另一個體由另一個端口讀，并交替重復進行，故可實現輸入的一組時隙與輸出的一組時隙在順序上保持一致，即n×64kb/s非連續時隙一致性交換。選體信號由A12、A12來完成，A12是在A11-0之后的高位地址正向信號，A12是A12的反向信號。A12接SMXX(XX表示11-44中的數字序號)的左端口地址引腳AL12,A12接SMXX右端口地址引腳AR12,A12、A12、A11-0均由計數地址電路(1-7)產生。五、高速分路電路DMUXB(1-6)高速分路電路DMUXB(1-6)接收來自交換矩陣的兩路并行高速輸出碼流(O3、O4，每路為八位并行、速率為32Mb/s的數據)，然后轉變成兩組(G7,G8)、每組8條串行(速率為32Mb/s)PCM HW信號，用一片FPGA(本實用新型實施例使用了EPF10K20)實現。高速分路電路DMUXB包含兩個同構的同步鎖存與并一串轉換電路(23-1,23-2)、時鐘與同步信號控制電路(23-3)、計算機控制與測試接口電路(23-4)、以及測試電路(23-5)，見圖23。
(51)時鐘與同步信號控制電路(見圖24)主要包括兩部分，一是對應于NCP32M時鐘的TD0、TD1、…、TD7跑馬燈信號產生電路；二是低速時鐘信號(NCP8M,CP4M,NCP4M)產生電路，后者的實現電路393sub的結構如圖25。
(52)同步鎖存與并一串轉換電路(見圖26)包括八個同構的具有74597功能的鎖存與并一串轉換電路單元組成，每個電路單元的結構見圖24。每個597和8條數據線來自交換網絡輸出的8位并行數據，而打入脈沖分別為TD0、TD1……TD7，實現輪換分時鎖存。并一串變換移位寄存器使用統一的置數脈沖信號TD7，以保證輸出的串行PCM HW上的數據嚴格同步。
(53)計算機控制與測試接口電路(見圖27)該部分接口電路的功能有兩個，一是控制交換網絡自環測試時，從16條輸出PCM HW中選擇哪一條輸出線；二是從測試電路存儲器中讀取測試數據。八位鎖存器74273用于鎖存計算機送來的八比特數據D0-D7，鎖存后的數據為QL0-QL7，其中四比特數據線控制一個16選1電路(161MUX)，結果是從16條輸出串行線中選擇一條作為當前測試線。兩個74244b為計算機讀回接口電路；74157用于選擇讀回來的數據(D0-D7)是來自QL0-QL7還是來自QO0-QO7(測試RAM之輸出)？選擇控制信號來自CPU的片選控制信號(NCSWA2)。實現161MUX的電路如圖28。
(54)測試電路(見圖29)
測試電路的目的是將測試輸出線上的數據存儲在FPGA芯片內部的RAM中，待CPU在適當的時間來讀取這些數據，以檢查交換網絡、復用和分路芯片的正確性以及在出現錯誤的時候進行故障定位。測試電路主要由配合輸出PCMHW線的地址產生電路、寫存儲器控制信號產生電路、對輸出PCM HW的串一并變換電路和偽雙端口RAM組成。其地址產生電路由3片74161級聯構成，計數時鐘為4MHZ；串一并轉換由74595實現，測試RAM容量為512×8，由FPGA內的靜態存儲器單元塊構成。六、高速分路/低速提取電路DMUXA(1-5)同上一部分介紹過的DMUXB功能和結構相類似，不同之處在于該部分除了含有DMUXB中所有電路之外，還包括0-10條2Mb/s信令鏈路提取電路和32Mb/s PCM HW輸出信號的幀同步信號NFSO產生電路以及2Mb/s信令鏈路的幀同步輸出信號2MNFSO。因此，DMUXA包括兩個完全同構的同步鎖存與并一串轉換電路(30-1,30-2)、時鐘與同步信號控制電路(30-3)、計算機控制與測試接口電路(30-4)、測試電路(30-5)、2Mb/s信號提取電路(30-6)以及NFSO和2MNFSO產生電路[(30-7)、(30-8)]組成，見圖30。這些電路集成在一片EPF10K20 FPGA芯片中。為避免重復，這里只介紹后兩部分電路的結構和原理，其它部分與DMUXA雷同。
(61)2Mb/s信號提取電路2Mb/s信號提取電路如圖31所示，它與以上第五部分講到的同步鎖存與并一串轉換電路同結構，只是外部輸入控制信號不同。不同之處在于輪換鎖存脈沖改為2MTD0～2MTD7，移位操作時鐘改成CP2M，而統一置數脈沖信號為2MTD7。所輸入的數據來自HWOUT[7…0](即O1組并行碼流)。所提取的2Mb/s輸出信令鏈路對應于從一條32Mb/s PCM HW輸出線的時隙位置見表2。
(62)NFSO產生電路NFSO產生電路見圖32，其特點是以輸入幀同步信號NFS為基準，計算出復用器、交換網絡和分路器的時延，并通過同步觸發器(工作時鐘為NCP32M)產生所需的NFSO信號。
(63)2MNFSO產生電路2MNFSO產生電路如圖33，它與NFSO產生電路非常類似，所不同之處在于該電路同時受NFS和2MNFS信號的控制。表2 10條2Mb/s輸出線時隙相當于從一條32Mb/s(512個時隙)中提取的位置


七、時鐘倍頻與驅動電路(1-8)時鐘倍頻與驅動電路如圖34，其中U43(S4402A,AMCC公司產品)完成將輸入的16.384MHZ時鐘信號CP16M(來自背板)兩倍頻成32.768MHZ的正、反向兩路時鐘，分別送入U44(49FCT805)的兩個時鐘輸入引腳11、10(INA、INB)。U43周圍需要一些電阻、電容、電感等配套器件，包括圖32中的電阻R91(1.5K)，電容C16(0.1U)、C20(0.1U)、C17(0.1U)、C18(0.1U)、C19(0.1U)和極性電容CT1(10U)，以及電感F1、F2。49FCT805是一個雙1-5時鐘驅動芯片，驅動后的高速時鐘信號提供給交換矩陣作為定時時鐘信號。八、計數地址/輸入幀同步信號產生電路計數地址/輸入幀同步信號產生電路如圖35，其主要功能有三項。第一項功能是產生計數地址和選體信號，原理是輸入時鐘為CP32M正向時鐘(反向時鐘NCP32M經反向門產生)，通過4片74161計數器產生A0-12地址信號，然后經驅動電路產生四組完全相同的輸出地址AA[11…0]、AB[11…0]、AC[11…0]、AD[11…0]以及A12和NA12，提供給交換矩陣中的SM和CM作為順序計數地址和選體信號，見圖35左側部分。本部分的第二項功能是產生NFS幀同步輸入信號，提供給復用/分路芯片使用。NFS是一個8KHz的幀同步輸入信號，用以標志32Mb/s輸入PCM HW信號的第一個同步時隙，其格式見圖6，信號產生電路由一片74161計數器(COUNTER)、一個異或門(XOR)、一個二輸入與門(AND2)、一個觸發器(DFF)、兩個非門(NOT)和一個三態驅動門(TRI)組成，見圖35右側上面部分，輸入信號為CP32M、CP8K、NRST，輸出信號為NFS。本部分的第三項功能是產生2MNFS幀同步輸入信號，提供給復用/分路芯片使用。2MNFS是一個8KHz的幀同步輸入信號，用以標志2Mb/s輸入信令鏈路的第一個同步時隙，其格式見圖7，信號產生電路由兩片74161計數器(COUNTER)、一個異或門(XOR)、一個二輸入與門(AND2)、一個觸發器(DFF)、兩個非門(NOT)和一個三態驅動門(TRI)組成，見圖35右側中間部分，輸入信號為CP32M、CPSK、NRST，輸出信號為2MNFS。要注意本實用新型使用的輸入PCM HW幀脈沖定時信號由交換網絡自己產生，原理是采用了以交換網絡為中心的相對定時方法，這與傳統的交換網絡不同。除此之外，還包含TD信號產生電路，這是一個產生公共時鐘控制信號的電路，目的是為以上三項功能服務。它主要由兩片74175和一個八輸入與非門(NAND8)組成，輸入信號為CP32M、nfsb、NRST，輸出信號為TD0、TD1、TD2、TD3、TD4、TD5、TD6、TD7，其電路見圖35右側下面部分。九、計算機系統及主/備用控制邏輯計算機系統及主/備用控制邏輯的結構見圖36，除了片選與主備用控制邏輯之外，其它組成模塊均可由現成的電路或已有器件構成。對于已有的電路或器件，這里不再敘述，以下僅介紹片選與主備用控制邏輯。
片選與主/備用控制邏輯由三部分組成，分別是片選譯碼電路(圖37)，主/備用控制電路(圖38)和計算機讀出接口(圖39)，其特征是所有電路被集成在一片EPLD器件內(本實用新型實施例采用Altera公司的EPM7128)。
圖37中輸入地址為AB[15…13],AB[4…1]，控制片選信號為NCS5，采用兩級譯碼電路，第一級譯碼芯片為74138，第二級譯碼芯片為74154。譯碼信號NCSCM0～NCSCM3分別接交換矩陣中的四片CM(CM1～CM4),CMOE、MOE作為計算機與交換網絡之間的接口控制信號。第二級譯碼的片選信號除NCSDUP之外，其它信號接復用和分路電路(1-3、1-4、1-5、1-6)(見圖2、3、4、5)。NCSDUP為控制主/備用電路的片選信號。
圖39中的計算機讀出驅動接口采用了74240反向驅動芯片電路，其中M/S表示該交換插入的位置(M位置還是S位置)，P ALM0、P ALM1指示所處的機框中兩組同時供電的電源報警信號，CARDIN指示插件板是否接觸牢固。
圖38主要由一個帶公共清除和時鐘端的四D觸發器(38-1)、一個三輸入與門AND3(38-2)、兩個二輸入或門OR2(38-3、38-4)、一個二輸入與非門NAND2(38-5)、一個二輸入異或門XOR(38-6)、兩個非門NOT(38-7,38-8)和兩個二輸入與門AND2(38-9、38-10)組成。NENOWN是控制本板輸出門打開的信號，低電平有效。NENPAIRI是從對方板輸入的指示信號，NENPAIRO是輸出到對方板的信號，二者呈互鎖狀態。NENPAIRI為低表示對方板處于主用正常工作狀態，NENPAIRO為低(邏輯電平0)指示本板處于主用正常狀態。加電或系統復位時，D觸發器(38-1)的輸出Q端為0,N端為1,NENPAIRO=1,NENPAIRI=1,NENOWN=1，兩塊板均處于備用狀態。一旦CPU開始運行程序，將爭寫DIN31為1，此時由于兩塊計算機板工作時鐘是異步的，所以，一塊板能掙搶寫成功，另一塊板的74175將被對方來的ENPAIRI信號清除，爭寫不成功，退而成備用板，這由之后的CPU回讀數據DOUT31便可知曉。于是，上電或系統復位后，以上電路會自動“競選”出主用板與備用板。待系統工作穩定后，一旦主用板出現故障，表現為系統超時，NWDOG信號變低，于是主用板的74175被清除，其NENOWN信號則由低變高，封鎖本板輸出門；NENPAIRO信號由低變高，導致對方板產生中斷信號NIRQDUP，通知對方板CPU置當前板為主用狀態，于是便完成了切換。同樣，在無故障情況下，也可人為地通過CPU命令來改變兩塊板(A、B)的主/備用狀態，其原理是主用板僅需寫DIN31(74175的1D輸入端)為0即可，工作過程與以上敘述類似。
SIO2是串行的輸出信號線，同NENOWN信號與操作變為STDXB信號。
TENAI是以太網允許輸出控制信號，同NENOWN與操作變為TENAO信號。
權利要求1.一種綜合業務數字網交換機單板同步交換器，其特征在于該同步交換器由以下部分組成[1]計算機系統及主/備用控制邏輯，該部分中包括(1)32位單片計算機CPU，(2)用于存放數據的靜態存儲器SRAM，(3)用于存放程序的可擦寫只讀存儲器EPROM和E2PROM，(4)用于存放數據的動態存儲器DRAM，(5)串行通信控制接口，(6)以太網(Ethernet)通信控制接口，(7)片選與主/備用控制邏輯，(8)控制交換網絡接口；[2]16K×16K控制與話音存儲器交換矩陣，該部分中包括(9)由雙端口存儲器組成的控制存儲器CM1～CM4，(10)高速的十六位同步鎖存器組成的CM與SM之間的地址鎖存電路L1～L4，(11)CM與電址鎖存電路之間的2-4譯碼器電路Y1～Y4，(12)十六片由雙端口存儲器組成的話音存儲器矩陣SM11,SM12,……SM44；[3]高速復用/低速插入電路，該部分包括(13)兩組、每組8條32Mb/s PCM HW串一并轉換且復用成8位并行數據的單元電路，(14)插入2Mb/s信號到一條32Mb/s PCM HW上的電路，(15)計算機控制接口電路，(16)自環測試數據產生電路，(17)同步控制信號產生電路；[4]高速復用電路，該部分包括(18)兩組、每組8條32Mb/s PCM HW串一并轉換且復用成8位并行數據的單元電路，(19)計算機控制接口電路，(20)自環測試數據產生電路，(21)同步控制信號產生電路；[5]高速分路/低速提取電路，該部分包括(22)兩組、每組8位并行時隙數據轉化為8條32Mb/s的串行PCM HW數據的分路及并一串轉換單元電路，(23)從一條32Mb/s PCM HW上提取1-10條2Mb/s信號的電路，(24)測試電路，(25)計算機控制與測試接口電路，(26)時鐘與同步信號控制電路，(27)32Mb/s輸出PCM HW幀同步脈沖產生電路，(28)2Mb/s輸出信令鏈路的幀同步脈沖產生電路；[6]高速分路電路，該部分包括(29)兩組、每組8位并行時隙數據轉化為8條32Mb/s的串行PCM HW數據的分路及并一串轉換單元電路，(30)測試電路，(31)計算機控制與測試接口電路，(32)時鐘與同步信號控制電路；[7]計數地址/輸入幀同步信號產生電路，該部分中包括(33)計數地址產生電路，(34)相對于輸入PCM HW的8KHZ幀同步信號產生電路，(35)相對于插入2Mb/s信號的8KHZ幀同步信號是2MNFS；[8．]時鐘倍頻/驅動電路，該部分包括(36)高準確度時鐘倍頻鎖相環電路U43，及其周圍元器件R91、R93,C16、C20、C17、C18、C19和CT1，以及F1、F2,D9、D10。(37)高速時鐘信號驅動電路U44；[9]輸入線路接口，該部分包括(38)用于1～10條2Mb/s插入信號的驅動芯片電路U169，(39)用于兩組輸入串行PCM HW的信號驅動芯片電路U102，(40)同信號驅動芯片電路U101；[10]輸出線路接口，該部分包括(41)用于1～10條2Mb/s提取信號的驅動芯片電路U149，(42)用于兩組輸出串行PCM HW的信號驅動芯片電路U145，(43)信號驅動芯片電路U146。
專利摘要本實用新型涉及一種綜合業務數字網交換機單板同步交換器,該同步交換器包括計算機系統、控制與話音存儲器、高速復用/低速插入電路、高速復用電路、高速分路/低速提取電路、高速分路電路、計數地址/輸入幀同步信號產生電路、時鐘倍頻/驅動電路、輸入線路接口、輸出線路接口等部分。本同步器與同等規模的交換部件相比,體積縮小到1/4—1/6,功耗下降到1/5,成本降低到1/4—1/8,特別適合中、大容量ISDN交換機。
文檔編號H04Q11/04GK2340141SQ9824085
公開日1999年9月22日 申請日期1998年9月25日 優先權日1998年9月25日
發明者劉斌 申請人:濰坊華光科技股份有限公司, 清華大學