使用局部抗偏移時鐘發生器電路系統的時鐘分布網絡的制作方法

專利名稱：使用局部抗偏移時鐘發生器電路系統的時鐘分布網絡的制作方法
發明的領域本發明屬于在單一半導體芯片上制造的超大規模集成電路領域。更具體地說，本發明涉及例如微處理器的超大規模集成電路的時鐘信號的整體分布。
發明的
背景技術：
超大規模集成電路經常與作為時間基準的時鐘信號同步工作。很多器件都是以這種方式工作。在這類電路中，大概最值得注意的是微處理器和其它能工作在頻率高達100MHz的數據處理器件。希望下一代的處理器達到驚人的速度，例如500MHz到高于1GHz。
在這種電路中，需要把時鐘信號連接到分布在半導體芯片附近的每個功能塊上。這意味著同步工作的集成電路，例如微處理器，需要一個在整個芯片上分布時鐘信號的網絡。例如，在一個典型的微處理器中，該時鐘信號經常是從提供一基準頻率輸入的外部信號進入到芯片而在內部產生的。外部時鐘信號一般是從晶體諧振器電路獲得的。然后內部產生的基準時鐘信號被耦合到微處理器的各功能單元或邏輯群。顯然同步邏輯功能就意味著需要某種時鐘分布網絡。
當超大規模集成電路，例如微處理器的工作頻率已經提高時，怎樣有效地合成整個芯片上的時鐘信號的問題已變得更難解決了。原因是一般的時鐘信號分布網絡把不同的延時(即時鐘偏移)引入該網絡不同分支中的時鐘信號中。引起時鐘偏移的因素包括電磁傳播延時(RCL)，分布網絡內的緩沖器延時，和與構成整個分布網絡的各個分布線路相關的電阻-電容延時。另外，時鐘偏移在整個半導體芯片的表面會發生變化，這是由于制造工藝中的變動、溫度梯度、電源電壓變動和不同的負載容量引起的。
為了給出一個面向電路設計者和計算機設計者的大課題的好主意，下一代微處理器的目標在于在500MHz和更高的頻率下工作。在這些非常高頻率下，時鐘信號仍必須能夠被耦合到分布在面積約為650mils2的半導體芯片上周圍的大于一千萬個的晶體管上。
在整個很大的微處理器芯片上分布高速時鐘信號的最主要困難之一是邏輯門負載的問題。過去已提出各種各樣的技術用于消除時鐘信號分布網絡內的時鐘偏移。這些途徑一般包括使無延時地驅動邏輯門的負載電容的鏈狀的隔離緩沖器。現有技術中包括了各種各樣設計成實現芯片上低的時鐘偏移的不同的時鐘分布網絡的例子，例如，美國專利5,289,866；5,307,381；5,339,253；5,361,277；5,376,842；5,397,943；以及5,398,262；描述了在超大規模集成電路中，如微處理器，為減少時鐘偏移的共同目標的時鐘分布網絡和電路系統。
將會看到，本發明提供了一種用于很好地適合于高性能、高頻率數據處理器件的時鐘信號分布的方法和裝置。本發明能使高頻時鐘(例如500MHz或更高)以相對整體系統時鐘偏移最小的方式分布在如微處理器那樣的高性能電路中。本發明也能使時鐘分布網絡中的偏移變動量減少到是小，這種偏移變動量是由整個芯片上的互連電阻、互連電容、互連電感、和晶體管參數變化量引起的。此外，本發明能減少時鐘分布端點的相抖動的來源。
發明的概述本發明的主題是用于高速集成電路(IC)如微處理器的時鐘信號分布網絡。本發明使時鐘偏移減到最小，使負載和配置在芯片周圍的邏輯群或功能單元相平衡。本發明也消除了時鐘緩沖延時。因此一個單元或群中的局部邏輯信號能工作在臨界附近(即時間容限)。
在一個實施例中，本發明包括一個用于接收外部產生的時鐘信號的時鐘合成器。該時鐘合成器能阻止外部時鐘產生內部時鐘信號偏移。這個內部時鐘信號以導電圖形或線路的“樹”的形式分布于半導體芯片周圍。該“樹”形導電網絡包括一個根部節點和多個互連分支。這樹形導電網路的根部節點與時鐘合成器相連接，多個互連分支分布在集成電路周圍。每一個互連分支都有一個基本上互相匹配的特征阻抗。
本發明還包括多個分布于芯片周圍的局部抗偏移時鐘發生器。每個局部抗偏移時鐘發生器都連接到樹形導電網絡相應的互連分支上，其功能是作為從內部整體時鐘信號產生一個局部時鐘信號的零延時緩沖器。該局部時鐘信號用以驅動一個接近于局部抗偏移時鐘發生器的那部分集成電路的功能單元和邏輯群電路系統。附圖簡述通過下面的詳細描述和附圖，本發明將會更好地被理解，但是，附圖不應認為將本發明限定于特定的實施例，而僅是幫助說明和理解。


圖1描述了用在現有技術時鐘分布方案中的基本鎖相環電路。
圖2描述了一個用在現有技術時鐘分布方案中的緩沖器網絡。
圖3表示了根據本發明一個實施例的時鐘分布網絡設計圖。
圖4表示了根據本發明的另一個實施例的設計圖。
說明書的詳細描述本發明涉及一個用于同步工作的集成電路的時鐘分布網絡。為了徹底理解本發明，在下面的描述中，將會出現許多特定部件，如特定的電路結構，器件，互連等等。然而，應該理解，這些特定部件不一定是實施本發明所必須的。換句話說，為了避免使本發明不清楚，這里將不再詳細描述和討論一些公知的結構，電路，方法等。
圖1表示外部產生的基準時鐘信號(XCLK)被耦合到一微處理器11上而產生內部時鐘信號(ICLK)的一個常規方案。一鎖相環(PLL)12接收外部時鐘信號作為微處理器11的輸入信號。圖1中顯示的PLL12包括一個標準的反饋電路，該反饋電路包括相檢測器13、充電泵14、和壓控振蕩器(VCO)15。PLL12主要是作為一個用來實現外部時鐘信號XCLK和驅動微處理器的內部邏輯門的內部時鐘信號ICLK之間的零偏移的輸入緩沖器用的。
經常需要一個大緩沖器網絡17來為微處理器的多個功能塊產生足夠強的驅動電流。圖1中，必須由內部時鐘信號驅動的負載電容用CCHIP表示。當微處理器的設計使分布在硅襯底上的晶體管數量增加時，芯片電容CCHIP相應地隨著緩沖器延時網絡17復雜性的增加而增加。關于在外部時鐘信號XCLK和內部時鐘信號ICL12之間保持零偏移，電路尺寸的增加已經不是難題了，這是因為PLLK實質上消除了兩種時鐘信號間的相變動。換句話說，PLL12在保持稱為XCLK或ICLK的輸入/輸出(I/O)信號的臨界時間關系(例如設置和保持)方面非常有利。
但是另外一個問題產生了。因為緩沖器網絡17復雜性增大，帶有具有多個相關延時的各個分支網絡，時鐘分布網絡中的分支之間的匹配已很難實現。此外，當半導體芯片的總面積增加時，有效溝道長度、閾值電壓以及工藝和溫度的變動等都會引起整個網絡的緩沖器信號延時(DC)的大的變化。從AC角度看，只被PLL12中的VCO15控制的相不穩定性，由于更多的緩沖器延時和電源電壓的變動及整個芯片的噪聲，在較大的處理器器件中變得更壞了。
這種情況在表示傳統的分布網絡17的圖2中示出。網絡17包括一個被布置在相聯的樹形結構中的互連緩沖器(20)的網絡。該樹形結構被設計成時鐘信號ICLK對分布在半導體芯片上的多個功能邏輯塊提供足夠的驅動電流。例如，在圖2中，緩沖器20a可以位于芯片右上角附近，并驅動一個用CLI表示的負載。另一方面，緩沖器20b可以位于芯片左下角附近，并驅動一組用負載電容CL2表示的邏輯門。
由于電源的變動和芯片對角間的噪聲，還有緩沖器延時和時鐘信號匹配的差異，緩沖器20a和20b的輸出間的時間關系可能會發生相當大的改變。從DC(即延時)角度和從AC(即抖動)角度出發，這種變化可能相當不利。熟悉半導體芯片設計技術的專業人員將會意識到，如果抖動存在于位于芯片兩個不同區域中的邏輯電路之間，結果在一個特定的時間容限內，器件執行邏輯功能的能力可能急劇下降。
圖3是實現本發明的一個實施例的設計途徑的簡圖。圖3是通過使在時鐘分布樹中由上述變化因素引起的偏移變化量為最小來解決前面提到的問題的一個時鐘分布網絡。圖3中的網絡使用了一個主要起到零延時緩沖器作用的整體抗偏移時鐘合成器(DCS)30。在一個實施方案中，抗DCS30包括一個基于鎖相環的電路，該電路能把外部時鐘信號XCLK合成為按照高頻微處理器(例如，ICLK)要求適當的內部時鐘比。DCS30最好位于半導體芯片的一個角上或邊緣附近，以使其與電源電壓、溫度以及晶體管的有效溝道長度相匹配，而這些量的每一個都盡可能地與整體時鐘相一致。
內部時鐘信號是使用在圖3中表示的，包括電阻31、33、34和電容器CB的一個優選的RCL樹形電路從DCS30來分配的。電容CB表示涉及把時鐘信號從DCS30耦合到局部抗偏移時鐘發生器(DCG)緩沖器40的金屬線或圖形的普通互連電容。該DCG緩沖器40能在局部抗偏移并把內部時鐘信號分配到處理器芯片的子區域(即時鐘區)。局部抗偏移發生器電路的目的之一是為了從整體DCS30緩沖時鐘子區域(時鐘區)門負載。通過做到這一點，由整體時鐘分布系統引起的延時量被減到最小。還應注意到圖3所示時鐘分布系統中的每個無源元件(例如，RM，RM1等)都是匹配的。另外說明一下，分支RCL33a與其相應的分支RCL33b也是匹配的；分支RCL34a與RCL34b，RCL34c與RCL34d等等也是匹配的。
通過使互連的電阻，電容和電感與其相應的分布網絡的分支相匹配，能使傳送到芯片各個功能單元的整體時鐘信號有一個均衡的延時。另外，因為每個時鐘區門負載(由電容CCL1，CCL2，CCL3和CCL4表示的)都被其相應的DCG緩沖器40a～40d所緩沖，所以由DCS30的RC網絡產生的延時量被減到最小。盡管圖3中的分布網絡的互連電阻、電容不可避免地存在變動，時鐘分布樹形網絡的各個分支間的時鐘相的偏移量由于平衡的RC延時被減到最小。注意為使信號延時減至最小，每個DCG緩沖器40都提供給時鐘合成器電路30一個小的、但相等的輸入負載電容。
根據本發明，DCG緩沖器40可以包括大量抗偏移時鐘發生器電路中任何一個。然而，細致的系統設計可能要求DCG緩沖器40包括一個與時鐘合成器30不同類型的抗偏移發生器電路。也就是說，本發明的一個可能的實施例可以使用一個用于整體時鐘合成器30的鎖相環電路，和為避免抖動增益問題而補充了帶有一延時回路(DLL)的局部抗偏移緩沖器40。例如，美國專利US-5,317,202描述了一個適于作本發明局部抗偏移時鐘發生器的延時線環路。(美國專利US-5,317,202被轉讓給本發明受讓人，在此引入作參考)。
局部抗偏移時鐘發生器40的使用能使內部時鐘信號，從較輕的容性負載到帶有實質上零延時的較重的容性負載來驅動。由于打算使每個DCG40趨于靠近一個邏輯群或芯片的一個特定區域，因此可在很大程度上消除芯片的溫度和工藝變動。而且，因為每個DCG40都被定位，所以局部緩沖器延時被消除，晶體管失配的影響很小。要求在DCG之間匹配的關鍵性的器件恰恰是把相誤差引入相檢測器中的那些器件。可理解到，應將在整個芯片上延伸的電源線保持為最小電源噪聲，以使DCG緩沖器電路的靈敏度達到最小。
AC時鐘信號變動在邏輯門負載上以相抖動的形式出現。
注意在圖3中，相抖動可能由DCS30、無源分布網絡以及DCG緩沖器40產生。關于外部時鐘信號XCLK，這些抖動源的每一個所起的作用是相加的，導致了相對于外部時鐘信號XCLK，ICLK(在邏輯門負載)的時鐘邊緣間的偏移。這通常被稱作整體抖動。分支分布的抖動在不同的ICLK區之間作為整體抖動而出現。
然而，本發明的重要特征之一是整體XCLK到ICLK的抖動在局部功能單元塊級中沒有發現。這是因為存在于DCG緩沖器40a中的抖動只是局部地發生，并與上述的時鐘周期相對應(一個周期到另一周期地變化)；它不會與由只對于I/O邏輯電路來說非常重要的DCS3產生的抖動疊加在一起。換句話說，由DCS30產生的抖動只會影響I/O時序；它對各個邏輯群或功能單元塊中的時鐘周期變動影響很小或者沒有影響。注意如果該DCS被設計成提供低的I/O時間抖動，周期與周期間的抖動將必定是很好的。例如，DCS30所產生的抖動由于使用了DCG緩沖器40a而不影響由CCL1所表示的那組負載的時間容限。形象地說，內部核心邏輯電路只需當心從芯片的一個區到另一個區的偏移。在局部功能單元塊中，不會發現來自DCS30的偏移。(當然，時間容限在下述情況下要加寬即，在芯片上的不同單元或群之間存在顯著的信號相互作用；特別是當它們被配置在芯片的相對的端部時)。
圖4是本發明的時鐘分布網絡的另一實施例。圖3中的實施例描述的是一個完全無源的互連樹形結構，而圖4表示的是在相連的分支中使用了有源器件(例如緩沖器)的裝置。舉例說明，在各個網絡分支中示出緩沖器51，53，54。如前所述，為使延時失配減至最小，重要的是使樹形網絡的相應的緩沖器(如53a，53b等)中的晶體管緊密地匹配。
本領域技術人員會明白圖4中的實施例在可能要求額外的時鐘信號激勵強度的應用中也是有用的。
權利要求
1.一個集成電路(IC)的時鐘分布網絡，包括一個用來接收外部時鐘信號和產生內部時鐘信號的時鐘合成器；一個具有一個根部節點和多個互連分支的樹形導電網絡，該樹形導電網絡的根部節點連接到上述的具有分布在集成電路IC周圍的多個互連分支的時鐘合成器，該互連分支各有一個基本上互相匹配的特征阻抗；分布在集成電路IC周圍的多個局部抗偏移時鐘發生器(DCGs)，每個DCG與樹形導電網絡的相應的互連分支相連接，其功能是作為從內部時鐘信號產生一局部時鐘信號的零延時緩沖器，該局部時鐘信號驅動接近DCG的該集成電路的邏輯電路。
2.如權利要求1的時鐘分布網絡，其特征在于，該樹形導電網絡包括一個無源網絡。
3.如權利要求1的時鐘分布網絡，其特征在于，該樹形導電網絡包括帶有信號延時的有源元件，該信號延時在通過基本上是相等的任一對互連分支中的有源元件時發生。
4.如權利要求2或3的時鐘分布網絡，其特征在于，該時鐘合成器包括一個鎖相環電路。
5.如權利要求4的時鐘分布網絡，其特征在于，每個DCG都包括一個延時鎖定環電路。
6.一種對分布于整個微處理器中的功能邏輯塊提供時鐘信號的方法，包括如下步驟在該微處理器中由一外部時鐘信號合成一整體時鐘信號，該整體時鐘信號相對于外部時鐘信號具有基本上為零的偏移；提供一個把整體時鐘信號耦合到分布于整個微處理器的功能邏輯塊的互連樹形分布網絡，每個功能邏輯塊都連接到該樹形分布網絡的一個分支上；通過使用與每個分支的負載電阻匹配的局部抗偏移電路，在每個功能邏輯塊上由該整體時鐘信號產生一局部抗偏移時鐘信號。
7.如權利要求6的方法，其特征在于，該樹形分布網絡包括一個分布于整個微處理器中的金屬跡線圖形的無源網絡。
8.如權利要求6的方法，其特征在于，該樹形分布網絡包括一個有源網絡。
9.如權利要求7的方法，其特征在于，該樹形分布網絡的每個分支都有一個匹配的阻抗。
10.如權利要求8或9的方法，其特征在于，該合成步驟由一個在微處理器上的鎖相環電路來執行。
11.如權利要求10的方法，其特征在于，該局部抗偏移電路包括一個延時鎖定環電路。
12.如權利要求11的方法，其特征在于，每個功能邏輯塊都包括一個連接到局部抗偏移電路上的、且比每個分支的負載電容大很多的負載電容。
13.一個包括邏輯群的集成電路(IC)的時鐘分布網絡，該網絡包括用來產生內部時鐘信號的整體抗偏移時鐘裝置；一個具有與整體抗偏移時鐘電路相連并被分布在IC周圍的多個互連分支的樹形導電網絡；與該樹形導電網絡的一個互連分支相連的裝置，用于局部地阻止內部時鐘信號偏移，并用于從中產生一個局部時鐘信號，該局部時鐘信號瞬時同步地操作靠近該局部抗偏移裝置的一個邏輯群。
14.如權利要求13的時鐘分布網絡，其特征在于，該互連分支各有一個基本上匹配的特征阻抗。
15.如權利要求14的時鐘分布網絡，其特征在于，該樹形導電網絡包括一個無源網絡。
16.如權利要求13的時鐘分布網絡，其特征在于，該樹形導電網絡包括一個帶有信號延時的有源元件，該延時在通過基本上相同的任一對互連分支中的有源元件時發生。
17.如權利要求15或17的時鐘分布網絡，其特征在于，該整體抗偏移時鐘裝置包括一個鎖相環電路。
18.如權利要求17的時鐘分布網絡，其特征在于，每個局部抗偏移時鐘電路都包括一個延時線環電路。
全文摘要
一種高速微處理器的時鐘信號分布網絡,包括一個能用來接收外部產生的時鐘信號的時鐘合成器。該時鐘合成器(30)能阻止外部時鐘產生內部時鐘信號的偏移,然后將該內部時鐘信號通過樹形導電網絡分布在半導體芯片周圍。一組局部抗偏移時鐘發生器(40a－d)連接到樹形導電網絡的互連分支上(31,33a－b,34a－d),其功能是作為驅動在鄰近設置的電路系統的零延時緩沖器。
文檔編號H04L7/00GK1187273SQ96194576
公開日1998年7月8日 申請日期1996年6月7日 優先權日1996年6月7日
發明者I·A·楊 申請人:英特爾公司