專利名稱：鎖相環的鑒相器的制作方法
技術領域：
本發明涉及用于產生鎖相環時鐘信號的裝置。
具有諸如屏上顯示文本和畫中畫(picture-in-picture)等性能用于電視機和磁帶錄象機信號源的數字式視頻信號處理系統可能要求鎖相于稱為行同步時鐘的水平同步信號的時鐘信號。一般鎖相環(PLL)系統即為產生行同步時鐘而形成。通常，這種PLL需要一鑒相器和一計數器。
在鑒相器中產生一個與水平同步信號的占空因數無關的相位誤差指示信號可能是理想的。產生這樣一種時鐘信號，即在相位同步條件下，時鐘邊沿與同步信號的邊沿對齊或近似同時發生，也可為理想的。更為理想的可能做法產生這樣一種相位誤差指示信號，致使水平同步信號被加到鑒相器中的僅僅一個觸發器而該同步信號沒有任何信號通路包括鑒相器的另一觸發器。這樣，當相位誤差為正和負時均僅用一個觸發器。從而簡化了鑒相器的電路。
體現本發明一個方面的鎖相環電路包括一個可控振蕩器和一同步信號源。一個觸發器響應同步信號，在同步信號出現的邊沿，產生第一狀態的觸發器輸出信號，該輸出信號在該第一狀態和一個第二狀態之間交變。一個解碼器用于將同步信號經由包含該觸發器的同步信號的信號通路加到所述解碼器的輸出端。在解碼器輸出端產生相位差指示信號。該相位差指示信號是根據同步信號和振蕩器的輸出信號之間的相位差產生的。對于正和負兩種相位差而言，沒其他觸發器包含在同步信號源和解碼器輸出端之間的同步信號的任何信號通路內。一個低通濾波器響應相位差指示信號和耦合到振蕩器的控制輸入端，用于以鎖相環方式控制振蕩器。在穩態相位同步操作下，振蕩器輸出信號的邊沿是與同步信號邊沿對齊的。
圖1以方塊圖形式部分示出體現本發明一個方面，包含一鑒相器的鎖相環(PLL);和圖2a-2f是用于說明圖1PLL操作的波形圖。
圖1表示一鎖相環電路(PLL)100的一個方塊圖，PLL100體現本發明的一個方面，包括一鑒相器101。例如從電視接收機的視頻檢波器(未示出)獲得的基帶亮度視頻信號VIDEO-IN被耦合到一個傳統同步分離器50，該分離器50產生水平同步信號CSI的脈沖，該信號脈沖具有水平偏轉頻率fH下的周期H，也就是例如在NTSC標準中fH為15734Hz。
輸出信號ClKDiv是通過對PLL100在壓控振蕩器53中產生的振蕩輸出信號ClK進行分頻在輸出端Q10上產生的經N分頻二進制計數器52的11個輸出Q0-Q10的最大有效位。信號ClK可用于電視接收機的不同階段(未示出)，供視頻信號處理之用。在穩態操作下，信號ClK的頻率等于N×fH。值N表示信號ClK的頻率與信號ClKDiv的頻率之比。值N例如可等于1716。
圖2a-2f示出有助于解釋圖1電路圖操作的波形。圖1與2a-2f中的相似符號和數碼指示相似的項目或功能。
存儲器單元的清零輸入CLR或圖1D型觸發器62接收在NAND門63的一個輸出端產生的低(LOW)態清零信號CLEAR。在計數器52的一個給定周期H中，當在輸出端Q0-Q9產生的10個最低有效反向信號的每一個處于高態(HIGH)，而信號ClKDiv在非反向輸出端Q10產生的最高有效位處于高態(HIGH)時，產生信號CLEAR。這樣，在圖2a的時間TR(1)或TR(2)，圖1的信號CLEAR到達低狀態(LOW)。當信號CLEAR處于低態時，觸發器62被鎖定至復位狀態，在此狀態下輸出端Q上產生的是圖2C的信號SYN，處于低電位，同時觸發器62的反向輸出端Q產生的信號SYN處于高狀態。信號CLEAR提供每個水平周期H中對觸發器62的初始化。
當調諧電視接收機以接收一電視臺時，一旦在圖1的信號VIDEO-IN中出現一水平同步脈沖便產生圖2b的水平同步信號脈沖CSI的有從高-到-低躍變的前沿LE(1)或LE(2)。圖2b的兩信號脈沖之間為高狀態。
觸發器62的輸入端D接收高狀態的信號VCC。當圖2b的信號CSI出現前沿LE(1)或LE(2)時，圖1的觸發器62的觸發邊沿被鎖定于置位狀態，在此狀態下，在圖1觸發器62的非反向輸出端Q產生的圖2C的輸出信號SYN到達高狀態。信號ClKDiv有一個與圖2C的信號SYN作相位比較的圖2a的后沿TT(1)或TT(2)。
在第一實例中，圖2b左側所示前沿LE(1)出現在圖2a的信號ClKDiv已處于高狀態時。第一實例描繪了這樣一種情況，作為由前沿LE(1)確定的圖2b的信號脈沖CSI的相位滯后作為由信號ClKDiv的后沿TT(1)確定的圖2a信號ClKDiv的相位。因此，接收信號SYN和ClKDiv的與門64的圖1輸出信號64a處于圖2b的沿LE(1)和圖2a的沿TT(1)之間的高狀態。
圖1的輸出信號64a經或(OR)門65耦合到三態門66的允許輸入端66a以在圖1的輸入端66a產生圖2a的允許信號ENA。信號ClKDiv被耦合到門66的輸入端66b。信號ENA，在出現圖2b的邊沿LE(1)的時間和出現圖2a的沿TT)(1)的時間之間處于高狀態。所以，圖1的信號ENA使得也處于高狀態的信號ClKDiv能耦合到門66的輸出端66c，用于產生圖1和2e的高狀態輸出信號OUT。
這樣，從信號ClKDiv產生有一峰值的高狀態相位差指示信號脈沖OUT。就在圖2b的邊沿LE(1)和圖2a的邊沿TT(1)之間的間隔前和后，形成圖2d信號ENA的脈沖寬度，圖1的輸出端66c處于高阻抗狀態。信號OUT的脈寬與相位誤差或相位差成比例。信號OUT經構成PLL100的環路濾波器的傳統低通濾波器54被耦合到振蕩器53的控制輸入端53a，用以控制信號ClK的相位和頻率。
在第二實例中，圖2a的右側所示前沿LE(2)出現在圖2a的信號ClKDiv已處于低狀態時。該第二實施例描繪的情況是作為由前沿LE(2)確定的圖2a的信號CSI相位滯后于作為由后沿TT(2)所確定的圖2a的信號ClKDiv的相位。因此接收信號SYN和ClKDiv的與門67的圖1輸出信號67a在圖2a的邊沿TT(2)與圖2b的邊沿LE(2)之間為高狀態。
圖1的輸出信號67a經或門65耦合到三態門66的允許輸入端66a用于在圖1輸入端66a產生圖2d的允許信號ENA。信號ClKDiv被耦合到門66的輸入端66b。在出現圖2a邊沿TT(2)時和出現圖2b邊沿LE(2)時之間的時間，信號ENA處于高態，所以，圖1的信號ENA使得處于低態的信號ClKDiv能耦合到門66的輸出端66c。結果，使圖1和2e的輸出信號OUT以低態產生。這樣，產生有低態峰值的相位差指示信號脈沖OUT。
就在形成圖2d的信號ENA脈沖寬度的圖2a的邊沿TT(2)和圖2b邊沿LE(2)之間間隔的前，后，圖1輸出端66c處于高阻抗狀態。信號OUT的脈沖寬度正比于圖2b的前沿LE(2)與圖2a邊沿TT(2)之間的相位誤差或時差。有利之處在于信號OUT與每個信號CSI和信號ClKDiv的占空因數無關。因此圖1的PLL100可有利地不受信號CSI的占空因數任何變化的影響，而這種變化可能由于，例如，噪聲或信號接收偏差而引起。
在相位同步狀態下，圖2a的邊沿TT(2)或TT(1)同圖2f的信號ClK的時鐘沿CE緊接之后或幾乎同時出現。因此在相位同步操作狀態下信號ClK和CSI的這兩邊沿是對齊的。使圖2f的信號ClK的時鐘沿CE同圖2a的邊沿TT(1)或TT(2)對齊可有助于對圖中未示的利用信號ClK的視頻設備的其他階段中的信號進行處理。
按本發明一個特性，耦合到觸發器62的圖1信號CSI在產生信號OUT的過程中不加到任何其他信號存儲級。門64，65，67和66構成相位檢波器的解碼器101a。解碼器101a完全由組合的邏輯級構成。這樣，當相位差為正和負時，除了觸發器62以外沒有觸發器耦合到在產生信號CSI的端61a和產生信號OUT的端66c之間形成的信號通路。僅用一個觸發器的結果便是簡化了相位檢波器的電路。
在第三實例中，電視接收機未被調諧到接收任何視頻信號，導致遺漏圖1的信號VIDEO-IN同步分離器60的操作致使當不出現同步脈沖時，例如在電視接收機未調諧接收到某一發送臺時，信號CSI繼續處于低態。由于信號CLEAR的作用，使觸發器62處于復位態和信號SYN處于低態。處于低態的信號CSI禁止通過門67去產生信號ENA。當門67被禁止時，由于不產生信號ENA結果使端66a，未被驅動并在端66c產生高阻抗，所以，有利的是當，例如在信號CSI中出現短時長中斷時，濾波器54和振蕩器53不受干擾。此外，當連續遺漏視頻信號VIDEO-IN時，振蕩器53將操作在一個標稱自激頻率下。
按照本發明另一個特性，圖2a的信號ClKDiv具有大于1∶1的低-高比，例如為2∶1。因此，當出現圖2a的邊沿TR(1)或TR(2)時出現的圖1信號CLEAR將使圖1的觸發器62能將接著出現在信號CSI中的圖2b的均衡脈沖EQ復位。因此，出現在垂直回掃期間的均衡脈沖EQ將不干擾PLL100的操作，因為它們并不影響跟隨圖2a的邊沿TR(1)或TR(2)的信號SYN。
除了為分頻目的所需計數器52的觸發計數級以外，只需要一個附加觸發器，即觸發器62。解碼器101a的所有其他邏輯級均是較少存儲器(memory-less)或組合邏輯級。正如前面已解釋過，PLL100的有利結構在于在產生信號CSI的端61a與產生信號OUT的端66c之間的任何信號通路中，除了觸發器62以外沒有附加存儲器元件。因此，當相位差無論是正還是負時在信號CSI的任何信號通路中，觸發器62是唯一的觸發器。
權利要求
1.一種鎖相環電路，包括可控振蕩器(53)；同步信號源(Q4)；觸發器(62)，響應所述同步信號，用于在出現所述同步信號的邊沿(LE1/LE2)時產生第一狀態的觸發器輸出信號(SYN)，所述輸出信號在所述第一狀態和一個第二狀態(H/L)之間交變；所述鎖相環電路的特征在于還包括解碼器(101a)，用于將所述同步信號經由所述同步信號的信號通路加到所述解碼器(66c)的一個輸出端，該解碼器包括所述觸發器以在所述解碼器的所述輸出端產生相位差指示信號(OUT)，所述相位差指示信號是根據所述同步信號和所述振蕩器(CLK)的一個輸出信號之間的相位差產生的，以致對于正和負兩種相位差而言，在同步信號的所述源和所述解碼器的所述輸出之間沒有其他觸發器包含在所述同步信號的任何信號路徑內；和低通濾波器(54)，響應所述相位差指示信號并耦合到所述振蕩器的控制輸入端(53a)，用于以鎖相環方式控制所述振蕩器，致使在穩態鎖相操作下，所述振蕩器輸出信號邊沿(CE)與所述同步信號的所述邊沿對齊。
2.根據權利要求1的鎖相環電路，其特征在于一個計數器(52)響應所述振蕩器輸出信號(CLK)用以對所述振蕩器輸出信號分頻，所述計數器被耦合到所述解碼器(101a)以便對所述振蕩器輸出信號的所述邊沿(CLK)提供時序信息。
3.根據權利要求2的一種鎖相環電路，其特征在于所述計數器(52)被耦合到所述觸發器(62)，以產生所述第二狀態(SYN＝低)的所述觸發器輸出信號。
4.根據權利要求3的鎖相環電路，其特征在于所述計數器(52)產生一個第一信號(ClKDiv)和其中所述相位差指示信號(OUT)脈沖的脈寬是根據當所述觸發器輸出信號(SYN)響應所述同步信號(CSI)呈現所述第一態(SYN＝高)時的時刻(LE1)和所述第一信號出現時刻(TT1)之間的間隔長度來確定的。
5.根據權利要求4的鎖相環電路，其特征在于所述計數器(52)產生一個相對于所述第一信號時移的第二信號(CLEAR)，其中所述同步信號(CSI)是從一視頻信號(VIDEO IN)導出并包括水平比率信號和所述水平比率信號的給定脈沖(CSI)對之間的一個均衡脈沖(EQ)以及其中在所述水平比率信號的一個給定周期內，所述第二信號引起所述觸發器(62)跟隨所述均衡脈沖的出現，以防止所述均衡脈沖影響所述相位差指示信號(OUT)的方式，呈現所述第二狀態。
6.根據權利要求1的鎖相環電路，其特征在于所述相位差指示信號脈沖(OUT)在所述相位差為正時處于第一幅度(高)和在所述相位差為負時處于第二幅度(低)。
7.根據權利要求1的鎖相環電路，其特征在于一個計數器(52)響應所述振蕩器輸出信號(CLK)，用以產生較低頻率的第一信號(ClKDiv)其中所述解碼器(101a)包括一個三態門(66)，該門(66)將所述計數器的所述第一信號耦合到所述門的輸出端(66c)以在所述輸出端產生所述相位誤差指示信號(OUT)脈沖。
8.根據權利要求1的鎖相環電路，其特征在于計數器(52)響應所述振蕩器輸出信號(CLK)，用于產生耦合到所述解碼器(101a)的第一信號(ClKDiv)，其中當所述同步信號(CSI)相位超前所述第一信號時所述相位差指示信號(OUT)脈沖有一個響應所述觸發器輸出信號(SYN)的前沿和響應所述第一信號出現的后沿(TT1)，而當所述同步信號相位滯后所述第一信號時，所述脈沖有一個響應所述第一信號出現的前沿(TT2)和一響應所述觸發器輸出信號的后沿。
9.根據權利要求8的鎖相環電路，其特征在于所述計數器(52)產生第二信號(CLEAR)，該信號是相對所述第一信號時移的用于對所述觸發器(62)進行初始化和用于使其在一給定的所述同步信號(CSI)周期內呈現所述第二狀態(SYN＝低)。
10.根據權利要求8的鎖相環電路，其特征在于所述觸發器(62)是在所述計數器(52)和所述解碼器的所述輸出端(66c)之間任何信號路徑中的唯一存儲級。
11.根據權利要求1的鎖相環電路，其特征在于所述同步信號(CSI)以旁通所述觸發器(經67)的方式耦合到所述解碼器(101a)，用以使所述相位誤差指示信號(OUT)能在正常操作下產生并用以在所述同步信號被遺漏時禁止所述相位誤差指示信號的產生。
12.一種鎖相環電路，包括可控振蕩器(53)，用以產生振蕩信號(CLK);計數器(52)，響應所述振蕩信號，用于對所述振蕩信號分頻以產生其間有一時差的第一(ClKDiv)和第二(CLEAR)信號，該兩信號與所述振蕩信號同步，各有一個低于所述振蕩信號的較低頻率;一個同步信號(CSI)源;所述鎖相環電路的特征在于邊沿觸發的觸發器(62)，響應所述同步信號用于根據所述同步信號的瞬態產生第一狀態(高)的觸發器輸出信號(SYN)，所述第一狀態產生在所述同步信號與所述第一信號之相位差為正時并當所述相位差為負時，所述觸發器響應所述第二信號用于根據所述第二信號產生第二狀態(低)的所述觸發器輸出信號，所述觸發器輸出信號在所述同步信號一定周期內的所述第一和第二狀態之間交變;解碼器(101a)用于，當所述觸發器輸入信號處于所述第一狀態和所述第一信號(ClKDiv)處于第一狀態(高)時產生指示所述相位差在第一狀態(高)的信號(OUT)，用于當所述觸發器輸出信號處在所述第二狀態(低)和所述第一信號處在第二狀態(低)時，產生第二狀態(低)的所述解碼器輸出信號以及用于在所述同步信號給定周期以外的其余時期產生第三狀態(三態)的所述解碼器輸出信號;以及低通濾波器(54)，響應所述相位差指示信號并耦合到所述振蕩器的一個控制輸入端(53a)用于以鎖相環方式控制所述振蕩器。
13.根據權利要求12的鎖相環電路，其特征在于在所述相位差為正和負兩種情況下，僅僅所述同步信號(CSI)給定脈沖的上升沿和下降沿之一(下降沿)影響所述相位差指示信號(OUT)和僅僅所述第一信號(ClKDiv)的給定脈沖的上升沿和下降沿之一(下降沿)影響所述相位差指示信號。
14.根據權利要求13的鎖相環電路，其特征在于所述同步信號(CSI)和第一信號(ClKDiv)的所述邊沿是在穩態鎖相操作下對齊的。
15.一種鎖相環電路，包括可控振蕩器(53)，用于產生振蕩器輸出信號(CLK);響應所述振蕩器輸出信號的裝置(52)，用于對所述振蕩器輸出信號分頻以產生頻率低于所述振蕩器輸出信號頻率并與其同步的第一信號(ClKDiv);包含若干脈沖的同步信號(CSI)源;邊沿觸發的觸發器(62)響應所述同步信號用于根據所述同步信號的邊沿(LE1)產生第一狀態(高)的觸發器輸出信號(SYN)，所述第一狀態產生在所述同步信號與所述第一信號之相位差為正時和所述相位差為負時，所述觸發器輸出在所述第一狀態和一個第二狀態(低)之間交變;其特征在于一個解碼器(101a)響應所述觸發器輸出信號和所述第一信號用于在所述解碼器(66c)的輸出端產生指示所述相位差和與所述同步信號占空因數無關的解碼器輸出信號(OUT)，所述解碼器輸出信號是根據所述觸發器輸出信號出現所述第一狀態時(LE1)和出現所述第一信號時(TT1)的時間之差產生的，以致對正和負相位差而言，除了所述觸發器以外，沒有觸發器用于將來自所述同步信號的時序信息引入所述解碼器輸出信號的相位差信息中;以及一個低通濾波器(54)，響應所述相位差指示信號并耦合到所述振蕩器的控制輸入端(53a)，用于以鎖相環方式控制所述振蕩器。
16.根據權利要求15的鎖相環電路，其特征在于在穩態相位鎖定操作下，所述振蕩器輸出信號(CLK)的邊沿(CE)與基本同時出現的所述同步信號的邊沿(LE1)對齊的。
17.根據權利要求15的鎖相環電路，其特征在于所述第一信號發生裝置(52)包括計數器(52)，該計數器響應所述振蕩器輸出信號(CLK)用于對所述振蕩器輸出信號分頻，所述計數器被耦合到所述解碼器(101a)，用以對所述振蕩器輸出信號提供所述邊沿(CE)的時序信息。
18.根據權利要求17的鎖相環電路，其特征在于所述計數器(52)被耦合到所述觸發器(62)用于產生所述第二狀態(低)的所述觸發器輸出信號(SYN)。
全文摘要
一種鎖相環電路包括鑒相器(101a，62)用于產生頻率高于電視信號(VIDEO IN)行頻的時鐘信號(CLK)。鑒相器包括在出現水平同步脈沖(CSI)時置位的觸發器(62)。提供分頻的計數器(52)的輸出(Q0—Q9)被解碼，以便對觸發器每個水平周期進行復位。除了該觸發器外，對計數器的計數級而言僅使用組合邏輯部件(101a)以產生相位誤差指示信號(OUT)，該信號(OUT)經低通濾波器(54)耦合到鎖相環電路的振蕩器(53)的控制輸入端(53a)。
文檔編號H04N9/72GK1112753SQ9511484
公開日1995年11月29日 申請日期1994年4月6日 優先權日1994年4月7日
發明者W·登霍蘭達 申請人:Rca湯姆森許可公司