數字傳送器以及用于校正數字傳送器的方法【專利摘要】本發明提供了一種數字傳送器以及用于校正數字傳送器的方法，該數字傳送器包含：多條可調延遲線，用以通過多個延遲時間來延遲多個數字輸入信號，以分別產生多個延遲的數字輸入信號；多個轉換裝置，用以將該多個延遲的數字輸入信號分別轉換為多個轉換信號；以及一校正裝置，用以調整該多條可調延遲線中至少一可調延遲線的延遲時間，以使該多個轉換裝置分別在預設時間點轉換該多個延遲的數字輸入信號。本發明解決/減輕了由于多個轉換裝置之間的延遲不匹配所產生的輸出噪聲的問題。本發明提供了高正確性以及高解析度的功效，并且易于實現。此外，本發明的數字傳送器僅占用較小的面積并且產生較小的電流損耗。【專利說明】數字傳送器以及用于校正數字傳送器的方法【
技術領域：
】[0001]本發明關于一種數字傳送器以及用于校正數字傳送器的方法，尤其是關于一種低噪聲以及低成本的數字傳送器以及相關的校正方法。【
背景技術：
】[0002]在無線通信系統中，利用數字傳送器來數字地放大以及傳送射頻信號可以節省大部分的面積，同時也可以提升傳送器的效率。一般而言，目前有兩種實現數字傳送器的方式。第一種方式是溫度編碼(Thermo-coding),而第二種方式是二位編碼(Binary-coding)。以溫度編碼式數字傳送器為例，其輸出功率是由多個單元電路所輸出的多個單元功率所合成出來的。因此，溫度編碼式的數字傳送器會需要大量的單元電路來產生具有高功率的輸出信號。另一方面，二位編碼式的數字傳送器利用多個二位編碼的單元電路來產生一放大輸出信號。該些二位的編碼單元電路的個數會遠少于上述溫度編碼式數字傳送器的單元電路的個數，這是因為二位編碼式的數字傳送器的一個二位的編碼單元電路所產生的功率會比溫度編碼式數字傳送器的一單元電路所產生的功率來得大。但是，該些編碼單元電路可能會具有不同的時間延遲。當該些編碼單元電路具有不同的時間延遲時，其所輸出的放大輸出信號就會產生噪聲，這些噪聲是該些編碼單兀電路在不同的時間點輸出其分別的放大信號所造成的。[0003]因此，如何解決數字傳送器的單元電路之間的延遲時間不匹配所造成的問題是本領域技術人員所亟需解決的問題。【
發明內容】[0004]本發明目的之一在于提供一低噪聲以及低成本的數字傳送器以及相關的校正方法。[0005]本發明一第一實施例提供了一種數字傳送器，該數字傳送器包含多條可調延遲線、多個轉換裝置以及一校正裝置。該多條可調延遲線用以通過多個延遲時間來延遲多個數字輸入信號，以分別產生多個延遲的數字輸入信號。該多個轉換裝置用以分別將該多個延遲的數字輸入信號轉換為多個轉換信號。該校正裝置用以調整該多條可調延遲線中至少一可調延遲線的延遲時間。[0006]本發明一第二實施例提供了一種用于校正一數字傳送器的方法，該方法包含:使用多條可調延遲線來通過多個延遲時間來延遲多個數字輸入信號，以分別產生多個延遲的數字輸入信號；使用多個轉換裝置，來分別將該多個延遲的數字輸入信號轉換為多個轉換信號；以及調整該多條可調延遲線中至少一可調延遲線的延遲時間。[0007]根據以上實施例，本發明解決/減輕了由于多個轉換裝置之間的延遲不匹配所產生的輸出噪聲的問題。本發明使用了一反饋回路(feedbackloop)來檢測延遲的數字輸入信號的信號邊緣或檢測轉換信號的相位差或噪聲，并且據以調整可調延遲線以降低所輸出的放大信號的噪聲層級。因此，本發明提供了高正確性以及高解析度的功效，并且易于實現。此外，本發明的數字傳送器僅占用較小的面積并且產生較小的電流損耗。【專利附圖】【附圖說明】[0008]圖1為根據本發明一第一實施例的一數字傳送器的示意圖。[0009]圖2為根據本發明一第二實施例的一數字傳送器的示意圖。[0010]圖3為根據本發明一實施例的二連續可調延遲線在執行第一次校正以及第二次校正后的二信號邊緣的示意圖。[0011]圖4為根據本發明一實施例的符合一預定數字信號型態的一第一數字輸入信號以及一第二數字輸入信號的時序圖。[0012]圖5為根據本發明一實施例的一邊緣檢測電路的示意圖。[0013]圖6為根據本發明一實施例的一邊緣檢測電路的一有效信號、二延遲的數字輸入信號、一時脈信號、一預充信號、二啟動信號、一輸出信號、一閂鎖控制信號，以及一判斷信號的時序圖。[0014]圖7為根據本發明一第三實施例的一數字傳送器的示意圖。[0015]圖8為根據本發明一第一實施例的用于校正數字傳送器的方法的流程圖。[0016]圖9為根據本發明一第二實施例的用于校正數字傳送器的方法的流程圖。[0017]主要元件符號說明:[0018]100、200、700數字傳送器[0019]102_1?102_n、202_l?202_n、可調延遲線[0020]702_1?702_n[0021]104_1?104_n、204_l?204_n、轉換裝置[0022]704_1?704_n[0023]106,206,706校正裝置[0024]102_1?102_n可調延遲線[0025]208基頻數據處理電路[0026]2062_1?2062_(n_l)邊緣檢測電路[0027]2064調整電路[0028]2066型態判斷電路[0029]302左側部分[0030]304右側部分[0031]3022、3026、3028、3042、信號邊緣[0032]3046、3048、3050[0033]3024、3044范圍[0034]500邊緣檢測電路[0035]502閂鎖器[0036]504第一D型正反器[0037]506第二D型正反器[0038]7062相位檢測電路[0039]7064調整電路[0040]802?814、902?912步驟[0041]tl、t2時間[0042]Sed’邊緣控制信號[0043]CLKS時脈信號[0044]PRE預充信號[0045]DXin,DXeef啟動信號[0046]CMPO輸出信號[0047]LATCH閂鎖控制信號[0048]t_l?t_n、t_l’?t_n’、t_l”?t_n”延遲時間[0049]D_1?D_n、D_1’?D_n’、數字輸入信號[0050]D_l”?D_n”[0051]Dt_l?Dt_n、Dt_l’?Dt_n’、延遲的數字輸入信號[0052]Dt_l，，?Dt_n，，[0053]So_l?So_n、So_l’?So_n’、轉換信號[0054]So_l，，?So_n”[0055]N、N’數字基頻數據[0056]LO’震蕩信號[0057]Sd_l’?Sd_(η-1)，、Sd”判斷信號[0058]Sv’有效信號【具體實施方式】[0059]在說明書及權利要求書當中使用了某些詞匯來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬件制造商可能會用不同的名詞來稱呼同樣的元件。本說明書及權利要求書并不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及權利要求當中所提及的“包含”為一開放式的用語，故應解釋成“包含但不限定于”。另外，“耦接”一詞在此包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直接電氣連接于該第二裝置，或通過其他裝置或連接手段間接地電氣連接至該第二裝置。[0060]請參考圖1，圖1為根據本發明一第一實施例的一數字傳送器100的示意圖。數字傳送器通常用以接收基頻信號，以對接收到的基頻信號進行數字放大以及向上轉換(up-convert)至射頻(rad1frequency,RF)的操作，并且將向上轉換后的信號組合為一輸出射頻信號后以天線傳送。為了方便說明，圖1僅繪示一部分的數字傳送器，例如數字傳送器的輸出級。數字傳送器100包含多個可調(adjustable)延遲線102_1?102_n、多個轉換裝置(例如編碼單元電路)104_1?104_n以及一校正裝置106。多條可調延遲線102_1?102_n用以通過多個延遲時間t_l?t_n來延遲多個數字輸入信號D_1?D_n，以分別產生多個延遲的(delayed)數字輸入信號Dt_l?Dt_n。多個轉換裝置104_1?104_n用以分別將多個延遲的數字輸入信號Dt_l?Dt_n轉換為多個轉換信號So_l?So_n。多個轉換信號So_l?So_n接著會被組合，以產生數字傳送器100的輸出射頻信號。校正裝置106用以調整多條可調延遲線102_1?102_n中至少一可調延遲線的延遲時間，以使多個轉換裝置104_1?104_n分別在預設時間點轉換多個延遲的數字輸入信號Dt_l?Dt_n，舉例來說，為了減輕單元電路延遲不匹配的問題，該至少一延遲線會被調整以使至少二轉換裝置大體上(substantially)同時轉換延遲的數字輸入信號。依此原理，可使多個轉換裝置104_1?104_n大體上同時轉換多個延遲的數字輸入信號Dt_l?Dt_n。[0061]以下將以二位編碼架構作舉例來說明本發明所提出的校正架構。多個數字輸入信號D_1?D_n分別為多個二位編碼數字位，其中數字輸入信號D_1為該多個二位編碼數字位中的最低有效位(leastsignificantbit,LSB),且數字輸入信號D_n為該多個二位編碼數字位中的最高有效位(mostsignificantbit,MSB)。因此,數字輸入信號D_1?D_n中位的有效程度是由D_1逐漸增加到D_n。多個轉換裝置104_1?104_n用以產生多個轉換信號So_l?So_n，其中當轉換裝置104_2?104_n被逐一開啟時，轉換信號So_l?So_n的功率分別為P*20、P*2\P*22、...、P*2(n^1),P為轉換裝置104_1所產生的轉換信號So_l的功率。換言之，多個轉換裝置104_1?104_n的面積分別為Α*20、Α*2\Α*22、...、A*2(n^1),其中A為轉換裝置104_1的面積。然而，在實作上，多個轉換裝置104_1?104_11可能無法同時接收多個數字輸入信號D_1?D_n。因此，多條可調延遲線102_1?102_n被用來為多個數字輸入信號D_1?D_n提供多個延遲時間t_l?t_n，以使多個延遲的數字輸入信號Dt_l?Dt_n能夠大體上同時被傳送到多個轉換裝置104_1?104_n。因此，本發明的校正裝置106用來調整多個延遲時間t_l?t_n，以使多個延遲的數字輸入信號Dt_l?Dt_η可通過調整過的多個延遲時間t_l?t_n而大體上同時被傳送到多個轉換裝置104_1?104_n。[0062]基于圖1所示的數字傳送器100的概念，本發明還提供了一第二實施例于圖2，圖2為根據本發明第二實施例的一數字傳送器200的示意圖。數字傳送器200包含多條可調延遲線202_1?202_n、多個轉換裝置204_1?204_n、一校正裝置206以及一基頻數據處理電路208。基頻數據處理電路208用以根據一震蕩信號L0’調變一數字基頻數據N’，以產生多個數字輸入信號D_l’?D_n’。舉例來說，數字基頻數據N’為差動(differential)數字基頻數據，具有差動的同相成份(in-phasecomponent)以及差動的正交成份(quadraturecomponent)，且數字基頻數據N’的同相成份以及正交成份以震蕩信號L0’來取樣，以產生多個數字輸入信號D_l’?D_n’。[0063]多條可調延遲線202_1?202_n通過多個延遲時間t_l’?t_n’來延遲多個數字輸入信號D_l’?D_n’，以分別產生多個延遲的數字輸入信號Dt_l’?Dt_n’。多個轉換裝置204_1?204_n用以將多個延遲的數字輸入信號Dt_l’?Dt_n’分別轉換為多個轉換信號S0_l’?S0_n’。值得注意的是，當數字傳送器200執行正常(normal)傳送操作時，多個轉換信號So_l’?So_n’會被合成為一放大的(amplified)傳送信號。[0064]校正裝置206包含多個邊緣(edge)檢測電路2062_1?2062_(n_l)、一調整電路2064以及一型態(pattern)判斷電路2066。如圖2所示，每一邊緣檢測電路耦接于多條可調延遲線202_1?202_n的二連續可調延遲線之間，以產生一判斷信號，判斷在該二連續可調延遲線之間的一第一可調延遲線所輸出的一第一延遲的數字輸入信號的一第一信號邊緣是否與在該二連續可調延遲線之間的一第二可調延遲線所輸出的一第二延遲的數字輸入信號的一第二信號邊緣對齊。調整電路2064根據多個邊緣檢測電路2062_1?2062_(η-1)所分別產生的該多個判斷信號Sd_l’?Sd_(n-l)’，來逐一(one_by-one)調整多條可調延遲線202_1?202_n的多個延遲時間t_l’?t_n’，以使多個轉換裝置204_1?204_η大體上同時接收多個延遲的數字輸入信號Dt_l’?Dt_n’。型態判斷電路2066用以通過對數字基頻數據N’的一數字信號型態進行檢測，來產生一有效(valid)信號Sv’。若數字基頻數據N’的數字信號型態符合于一預定數字型態，則型態判斷電路2066會產生有效信號Sv’來逐一使能(enable)多個邊緣檢測電路2062_1?2062_(n_l)。[0065]進一步來說，在第二實施例中每一邊緣檢測電路可為一正反開關檢測器(bang-bangdetector),用以檢測一第一延遲的數字輸入信號的一第一信號邊緣以及一第二延遲的數字輸入信號的一第二信號邊緣。當數字傳送器200執行電路延遲校正時，多個邊緣檢測電路2062_1?2062_(n-l)會被逐一開啟，來分別檢測二連續可調延遲線所輸出的二延遲的數字輸入信號的信號邊緣，并且逐一輸出多個判斷信號Sd_l’?Sd_(n-1)’。同時，調整電路2064也會根據多個判斷信號Sd_l’?Sd_(n-1)’來逐一調整多條可調延遲線202_1?202_n的多個延遲時間t_l，?t_n’。[0066]舉例來說，當開始校正數字功率放大電路200的電路延遲時，第一邊緣檢測電路2062_1會先被啟動或使能，以檢測第一延遲的數字輸入信號Dt_l’以及第二延遲的數字輸入Dt_2’的信號邊緣(例如上升邊緣(risingedge)或下降邊緣(fallingedge))。接著,第一邊緣檢測電路2062_1會輸出第一判斷信號Sd_l’至調整電路2064，且調整電路2064會根據第一判斷信號Sd_l’來判斷第二延遲的數字輸入Dt_2’是領先(lead)還是落后(lag)于第一延遲的數字輸入信號Dt_l’。接下來,調整電路2064會輸出一第二調整信號Sad_2’來調整第二可調延遲線202_2的延遲時間t_2’，以將第一延遲的數字信號Dt_l’與第二延遲的數字信號Dt_2’的邊緣對齊(align)，以使第一延遲的數字輸入信號Dt_l’以及第二延遲的數字輸入Dt_2’大體上同時抵達轉換裝置204_1以及204_2。[0067]接著，第二邊緣檢測電路2062_2會被啟動來檢測第二延遲的數字輸入Dt_2’以及第三延遲的數字輸入Dt_3’的信號邊緣，以產生第二判斷信號Sd_2’至調整電路2064。調整電路2064會根據第二判斷信號Sd_2’來判斷第三延遲的數字輸入Dt_3’是領先(lead)還是或落后(lag)于第二延遲的數字輸入信號Dt_2’。接下來，調整電路2064會輸出一第三調整信號Sad_3’來調整第三可調延遲線202_3的延遲時間t_3’，以使第二延遲的數字輸入信號Dt_2’以及第三延遲的數字輸入Dt_3’大體上同時被傳送到轉換裝置204_2以及204_3。[0068]基于以上概念，校正流程可重復地執行直到所有的可調延遲線202_1?202_n的延遲時間t_l’?t_n’全部皆被校正，因此多個延遲的數字輸入信號Dt_l’?Dt_n’可大體上同時被傳送到多個二位編碼轉換電路204_1?204_n。值得注意的是，校正流程可開始于第一可調延遲線202_1并且結束于第一可調延遲線202_1，以進行封閉回圈(closedloop)校正，或可開始于第一可調延遲線202_1并且結束于最后一條可調延遲線202_n，以進行開放回圈(openloop)校正。[0069]此外，邊緣檢測電路以及調整電路2064用以對二連續可調延遲線中的一條可調延遲線執行至少兩次(或任意偶數次)校正，以克服死角區(dead-zone)的問題。請參考圖3，圖3為根據本發明一實施例的二連續可調延遲線在執行第一次校正以及第二次校正后的二信號邊緣的示意圖。舉例來說，二連續可調延遲線分別是第一可調延遲線202_1以及第二可調延遲線202_2。在圖3的左側部分302中，第一延遲的輸入信號Dt_l’的信號邊緣3022發生于時間tl，且第一邊緣檢測電路2062_1的死角區可視為時間tl附近的范圍3024。若第二延遲的數字輸入信號Dt_2’的信號邊緣3026在第一檢測電路2062_1的死角區3024之內，則第一檢測電路2062_1可能無法正確地判斷出第一延遲的數字輸入信號Dt_l’以及第二延遲的數字輸入信號Dt_2’之間的領先/落后關系。在此情況下，第一檢測電路2062_1會無法輸出正確的第一判斷信號Sd_l’至調整電路2064，而導致調整電路2064錯誤地將第二延遲的數字輸入信號Dt_2’信號邊緣3026調整為遠離第一延遲的數字輸入信號Dt_l’的信號邊緣3022，例如將信號邊緣3026調整為死角區3024外的信號邊緣3028，因而導致對于第一可調延遲線202_1以及第二可調延遲線202_2的校正失敗。[0070]為了克服上述問題，第一邊緣檢測電路2062_1以及調整電路2064會對第二可調延遲線202_2執行兩次(或任意多次)的校正。在圖3的右側部分304中，第一延遲的數字輸入信號的Dt_l’的信號邊緣3042發生于時間t2，且第一邊緣檢測電路2062_1的死角區可視為時間t2附近的范圍3044。相似于前述段落，若第二延遲的數字輸入信號Dt_2’的信號邊緣3046在第一檢測電路2062_1的死角區3044之內，則調整電路2064可能會錯誤地將第二延遲的數字輸入信號Dt_2’信號邊緣3046調整為遠離第一延遲的數字輸入信號的Dt_l’的信號邊緣3042，例如將信號邊緣3046調整為在死角區3044外的信號邊緣3048。針對此問題，第一邊緣檢測電路2062_1以及調整電路2064會對第二可調延遲線202_2執行第二次的校正，以將第二延遲的數字輸入信號Dt_2’的信號邊緣3048校正為再度接近第一延遲的數字輸入信號的Dt_l’的信號邊緣3042，例如將信號邊緣3048校正為信號邊緣3050。因此，通過對多條可調延遲線202_1?202_n執行偶數次的校正，可據以降低邊緣檢測電路的累加錯誤機率(accumulatederrorprobability)。[0071]在另一實施例中，在決定出上述領先/延遲關系之前使用一放大器來放大二延遲的數字輸入信號的信號邊緣之間的時間差(timedifference)，亦可降所述的死區效應。在又一實施中，一抖動(dithering)技術可被應用在調整電路2064所輸出的該判斷信號上，以減少累加錯誤機率(accumulatederrorprobability)。總之,基于以上實施例的概念所作的變化皆落入本發明的范疇。[0072]再者，為了檢測二連續可調延遲線所分別輸出的兩個延遲的數字輸入信號的信號邊緣，對應的二數字輸入信號必須符合于一預定數字信號型態(pattern)。換言之，該二數字輸入信號必須有相同的上升邊緣時間(risingedgetime)及/或相同的下降邊緣時間(fallingedgetime)。以第一可調延遲線202_1以及第二可調延遲線202_2為例，圖4為根據本發明一實施例的符合一預定數字信號型態的一第一數字輸入信號D_l’以及一第二數字輸入信號D_2’的時序圖。在圖4中，可看出第一數字輸入信號D_l’以及第二數字輸入信號D_2’與震蕩信號L0’同步，且第一數字輸入信號D_l’的數據與第二數字輸入信號D_2’的數據完全相同。因此，第一數字輸入信號D_l’以及第二數字輸入信號0_2’的信號邊緣在分別輸入至第一可調延遲線202_1以及第二可調延遲線202_2前必然是相同的。[0073]在本實施例中，型態判斷電路2066用以根據數字基頻數據N’來檢測第一數字輸入信號D_l’以及第二數字輸入信號0_2’的數字信號型態是否符合該預定數字信號型態。若第一數字輸入信號D_l’以及第二數字輸入信號D_2’的數字信號型態符合該預定數字信號型態，型態判斷電路2066會產生有效信號Sv’以啟動/使能第一邊緣檢測電路2062_1，以開始檢測第一數字輸入信號D_l’以及第二數字輸入信號0_2’的信號邊緣。在校正完第一可調延遲線202_1以及第二可調延遲線202_2之后，型態判斷電路2066接著會繼續檢測接下來的兩個數字輸入信號(例如第二數字輸入信號D_2’以及第三數字輸入信號D_3’)，以此類推，直到所有的可調延遲線202_1?202_n全部都被校正為止。[0074]只有當該預定數字型態被從數字基頻數據N’中辨識出來時，才實行邊緣檢測，是為了達到背景校正(backgroundcalibrat1n)的目的。在其他的設計中，基頻數據處理電路208可產生一測試型態以進行延遲校正，若此則上述的型態判斷的步驟可被省略。[0075]請參考圖5，圖5為根據本發明一實施例的一邊緣檢測電路500的示意圖。邊緣檢測電路500為一低功率數據識別(data-aware)相位/邊緣檢測器，且邊緣檢測電路500至少包含一閂鎖器(latch)502、一第一D型正反器(D_flip-flop,DFF)504以及一第二D型正反器506。閂鎖器502用以根據有效信號Sv’來比較兩個延遲的數字輸入信號(例如第一數字輸入信號D_l’與第二數字輸入信號D_2’)的信號邊緣，并且輸出一判斷信號(例如判斷信號Sd_l’)來判斷該二延遲的數字輸入信號之間的領先/落后情形。第一D型正反器504用以對閂鎖器502進行預先充電，以增加邊緣檢測電路500的操作速度。第二D型正反器506用以根據有效信號Sv’來輸出判斷信號，其中有效信號Sv’具有低切換速率(togglingrate)。此外,邊緣檢測電路500另接收一邊緣控制信號Sed’,邊緣控制信號Sed，用來控制邊緣檢測電路500的多工器，以決定邊緣檢測電路500檢測該二延遲的數字輸入信號的下降邊緣或上升邊緣。舉例來說，當邊緣控制信號Sed’為O時，邊緣檢測電路500會檢測該二延遲的數字輸入信號的下降邊緣；當邊緣控制信號Sed’為I時，邊緣檢測電路500會檢測該二延遲的數字輸入信號的上升邊緣。由于邊緣檢測電路500的電路元件以及其連接關系已繪示于圖5，為簡潔之故，其余細節不另贅述。[0076]接下來以第一可調延遲線202_1以及第二可調延遲線202_2作舉例說明，請參考圖6，圖6為根據本發明一實施例的邊緣檢測電路500的一有效信號Sv’、二延遲的數字輸入信號Dt_l’以及Dt_2’、一時脈信號CLKS、一預充信號(pre-charge)PRE、二啟動信號DXin以及DXkef、一輸出信號CMP0、一閂鎖控制信號LATCH，以及一判斷信號Sd_l’的時序圖。在圖6中，邊緣檢測電路500用以檢測該二延遲的數字輸入信號的下降邊緣。在時間t3時，型態判斷電路2066產生有效信號Sv’。在時間t4時，第一D型正反器504輸出反向的預充信號Ml以解除閂鎖器502的預充電狀態，并使其進入評估狀態。在時間t5時(亦即Dt_l’以及Dt_2’的下降邊緣)，閂鎖器502將輸出信號CMPO輸出至第二D型正反器506。在時間t6時，第二D型正反器506產生判斷信號Sd_l’至調整電路2064，判斷信號Sd_l’包含第一延遲的數字輸入信號Dt_l’以及第二延遲的數字輸入信號Dt_2’的領先/落后信肩、O[0077]由于用以檢測該二延遲的數字輸入信號的下降邊緣的時序圖已繪示于圖6，故本領域通常知識者當可通過圖6推知檢測該二延遲的數字輸入信號的上升邊緣的時序圖，故不再贅述。[0078]基于圖1所示的數字傳送器100的概念，本發明還公開了一第三實施例于圖7，圖7為根據本發明一第三實施例的一數字傳送器700的示意圖。數字傳送器700包含多條可調延遲線702_1?702_n，多個轉換裝置(例如編碼單元電路)704_1?704_n以及一校正裝置706。多條可調延遲線702_1?702_11用以通過多個延遲時間t_l”?t_n”來延遲多個數字輸入信號D_l”?D_n”，以分別產生多個延遲的數字輸入信號Dt_l”?Dt_n”。多個轉換裝置704_1?704_n用以分別將多個延遲的數字輸入信號Dt_l”?Dt_n”轉換為多個轉換信號So_r’?So_n”。當數字傳送器700執行正常傳送操作時，多個轉換信號So_r’?So_n”被合成為一放大的傳送信號。[0079]校正裝置706包含一相位檢測電路7062以及一調整電路7064。相位檢測電路7062耦接于多個轉換裝置704_1?704_n的輸出端。相位檢測電路7062用以檢測多個轉換信號So_l”?So_n”中一第一轉換信號以及一第二轉換信號之間的一相位差，其中該第一轉換信號對應于多個延遲的數字輸入信號Dt_r’?Dt_n”中的一第一延遲的數字輸入信號，該第一延遲的數字輸入信號由多條可調延遲線702_1?702_n中的一第一可調延遲線所輸出；該第二轉換信號對應于多個延遲的數字輸入信號Dt_l”?Dt_n”中的一第二延遲的數字輸入信號，且該第二延遲的數字輸入信號由多條可調延遲線702_1?702_n中的一第二可調延遲線所輸出。調整電路7064用以調整該第一可調延遲線的一第一延遲時間及/或調整該第二可調延遲線的一第二延遲時間中，以大體上消除(cancel)該第一轉換信號以及該第二轉換信號之間的該相位差。[0080]值得注意的是，若在多個轉換信號So_r’?So_n”之間發生相位不匹配(mismatch)的情形時，則可能導致放大的傳送信號中會有噪聲以及非理想的突波(spurs)。因此，為了降低噪聲以及非理想的突波，在第三實施例中，校正裝置706會逐一對多個轉換信號So_l”?So_n”中每兩個轉換信號之間的相位差進行檢測，并且據以調整相關的兩個可調延遲線中的一者以消除或降低該兩個轉換信號之間的相位差。舉例來說，相位檢測電路7062用以先對第一轉換信號So_l”以及第二轉換信號So_2”之間的相位差進行檢測，來產生一判斷信號Sd”至調整電路7064。接著，調整電路7064會調整第二可調延遲線702_2以消除第一轉換信號So_l”以及第二轉換信號So_2”之間的相位差。[0081]接下來，相位檢測電路7062會繼續檢測第二轉換信號So_2”以及第三轉換信號So_3”之間的相位差，來產生判斷信號Sd”至調整電路7064，調整電路7064之后會調整第三可調延遲線702_3以消除第二轉換信號So_2”以及第三轉換信號So_3”之間的相位差。再接下來校正裝置706會繼續進行校正直到所有的可調延遲線702_1?702_n都已被校正，而使多個轉換信號So_r’?So_n”具有大體上相同的相位。值得注意的是，上述校正可開始于第一可調延遲線702_1并結束于第一可調延遲線702_1，以進行封閉回圈(closedloop)校正，或可開始于第一可調延遲線702_1并且結束于最后一條可調延遲線702_n，以進行開放回圈(openloop)校正。[0082]此外，以上的校正裝置706僅是一個范例，并非作為本發明的限制。在本發明另一實施例中的校正裝置706中，相位檢測電路7062用以檢測多個轉換信號So_r’?So_n”中的一第一轉換信號與一第二轉換信號之間的一相位差，其中該第一轉換信號對應于多個延遲的數字輸入信號Dt_l”?Dt_n”中的一第一延遲的數字輸入信號，其中該第一延遲的數字輸入信號由多條可調延遲線702_1?702_n中的一第一可調延遲線所輸出，該第二轉換信號為多個轉換信號So_l”?So_n”所合成的一合成信號。調整電路7064用以調整該第一可調延遲線的一第一延遲時間以大體上消除該第一轉換信號以及該第二轉換信號之間的該相位差。[0083]進一步來說，校正電路706還可包含一參考信號產生電路(未圖示)，該參考信號產生電路為第一可調延遲線702_1以及第一轉換裝置704_1的復制電路(duplicatecircuit)。因此，該參考信號產生電路會產生一相似于第一轉換信號So_l”的參考信號。當校正電路706開始校正時，相位檢測電路7062用以先對第二轉換信號So_2”與第一轉換信號So_l”及該參考信號所合成的一合成信號之間的一相位差進行檢測，以產生一判斷信號Sd”至調整電路7064。接著，調整電路7064會調整第二可調延遲線702_2以抵銷第二轉換信號So_2”與第一轉換信號So_l”及該參考信號所合成的該合成信號之間的一相位差。請注意，在本實施例中，第一轉換信號So_l”以及該參考信號所合成的該合成信號的功率會符合于第二轉換信號So_2”的功率，舉例來說，若第一轉換信號So_l’以及該參考信號的功率皆為P，第一轉換信號So_l’以及該參考信號所合成的該合成信號的功率則會是2*P，而第二轉換信號So_2”的功率也是2*P。在校正程序中，第二轉換信號So_2”以及第一轉換信號So_r以及該參考信號所合成的該合成信號是于不同時間被產生。[0084]接著，相位檢測電路7062用以檢測第三轉換信號So_3”與第二轉換信號So_2”、第一轉換信號So_l”以及該參考信號所合成的一合成信號之間的相位差，以產生判斷信號Sd”至調整電路7064。接著，調整電路7064會調整第三可調延遲線702_3以抵銷第三轉換信號So_3”與第二轉換信號So_2”、第一轉換信號So_l”以及該參考信號所合成的該合成信號之間的相位差。之后，第三轉換信號So_3”的功率會等于4*P，而第二轉換信號So_2”、第一轉換信號So_l”以及該參考信號所合成的該合成信號的功率也是4*P(亦即2*P+P+P)。[0085]接著，相位檢測電路7062繼續檢測第四轉換信號與第三轉換信號So_3”、第二轉換信號So_2”、第一轉換信號So_l”以及該參考信號所合成的一合成信號之間的相位差，以產生判斷信號Sd”至調整電路7064。之后，調整電路7064會調整第四可調延遲線的相位以抵銷第四轉換信號與第三轉換信號So_3”、第二轉換信號So_2”、第一轉換信號So_l”以及該參考信號所合成的該合成信號之間的該相位差。接下來，校正裝置706繼續校正程序直到所有的可調延遲線702_1?702_n皆已被校正，而使多個轉換信號So_l”?So_n”具有大體上相同的相位。請注意，校正程序可開始于第一可調延遲線702_1并且結束于第一可調延遲線702_1，以進行封閉回圈校正，或可開始于第一可調延遲線702_1并且結束于最后一條可調延遲線702_n，以進行開放回圈校正。[0086]如上所述，由于多個轉換信號So_l”?So_n”之間的相位不匹配會帶來噪聲以及非理想的突波，相位檢測電路7062也可改為檢測噪聲層級，而不檢測相位特性。在本發明另一實施例中，校正裝置706可根據多個轉換信號So_l”?So_n”的噪聲層級(noiselevel)來逐一地對多條可調延遲線702_1?702_n進行校正，以降低該噪聲層級。通過校正噪聲層級，多條可調延遲線702_1?702_n之間的延遲不匹配可被校正。[0087]圖8為根據本發明一第一實施例的用于校正數字傳送器200的方法的流程圖。請注意，假若可獲得大體上相同的結果，則這些步驟并不一定要遵照圖8所示的執行次序來執行，亦即其他的步驟可插入其中。圖8的步驟如下:[0088]步驟802:使用多條可調延遲線202_1?202_n來通過多個延遲時間t_l’?t_n’延遲多個數字輸入信號D_l’?D_n’，以分別產生多個延遲的輸入信號Dt_l’?Dt_n’；[0089]步驟804:使用多個轉換裝置204_1?204_n來分別將多個延遲的數字輸入信號Dt_l’?Dt_n’轉換為多個轉換信號So_l’?So_n’；[0090]步驟806:通過為數字基頻數據N’判斷數字信號型態，來產生有效信號Sv’；[0091]步驟808:判斷被二連續可調延遲線所輸出的二延遲的數字輸出信號的信號邊緣是否對齊，并且據以產生判斷信號；[0092]步驟810:調整該二條可調延遲線中之一者，以使對應的二轉換裝置大體上同時接收到該二延遲的數字輸出信號；[0093]步驟812:判斷是否所有的可調延遲線702_1?702_n皆已被校正。若是，繼續執行步驟814;若否，執行步驟808；[0094]步驟814:校正結束。[0095]圖9為根據本發明一第二實施例的用于校正數字傳送器700的方法的流程圖。請注意，假若可獲得大體上相同的結果，則這些步驟并不一定要遵照圖9所示的執行次序來執行，亦即其他的步驟可插入其中。圖9的步驟如下:[0096]步驟902:使用多條可調延遲線702_1?702_n來通過多個延遲時間t_l”?t_n”延遲多個數字輸入信號D_l”?D_n”，以分別產生多個延遲的輸入信號Dt_l”?Dt_n”；[0097]步驟904:使用多個轉換裝置704_1?704_n來分別將多個延遲的數字輸入信號Dt_l”?Dt_n”轉換為多個轉換信號So_l”?So_n”；[0098]步驟906:檢測多個轉換信號So_l”?So_n”中的二轉換信號之間的一相位差，以產生判斷信號Sd”；[0099]步驟908:調整二可調延遲線中之一者，以大體上消除該二轉換信號之間的相位差;[0100]步驟910:判斷是否所有的可調延遲線702_1?702_n皆已被校正。若是，繼續執行步驟912;若否，執行步驟906；[0101]步驟912:校正結束。[0102]簡言之，根據以上實施例，本發明解決/減輕了由于多個轉換裝置之間的延遲不匹配所產生的輸出噪聲的問題。本發明使用了一反饋回路(feedbackloop)來檢測延遲的數字輸入信號的信號邊緣或檢測轉換信號的相位差或噪聲，并且據以調整可調延遲線以降低所輸出的放大信號的噪聲層級。因此，本發明提供了高正確性以及高解析度的功效，并且易于實現。此外，本發明的數字傳送器僅占用較小的面積并且產生較小的電流損耗。[0103]以上所述僅為本發明的較佳實施例，凡依本發明權利要求所做的均等變化與修飾，皆應屬本發明的涵蓋范圍。【權利要求】1.一種數字傳送器，其特征在于，該數字傳送器包含:多條可調延遲線，用以通過多個延遲時間來延遲多個數字輸入信號，以分別產生多個延遲的數字輸入信號；多個轉換裝置，用以分別將該多個延遲的數字輸入信號轉換為多個轉換信號；以及一校正裝置，用以調整該多條可調延遲線中至少一可調延遲線的延遲時間。2.根據權利要求1所述的數字傳送器，其特征在于，該校正裝置包含:一邊緣檢測電路，用以接收該多條可調延遲線中一第一可調延遲線所輸出的一第一延遲的數字輸入信號的一第一信號邊緣以及該多條可調延遲線中一第二可調延遲線所輸出的一第二延遲的數字輸入信號的一第二信號邊緣，并且產生一檢測信號；以及一調整電路，用以根據該檢測信號來調整該第一可調延遲線的一第一延遲時間以及該第二可調延遲線的一第二延遲時間中的至少一者。3.根據權利要求2所述的數字傳送器，其特征在于，該第一可調延遲線以及該第二可調延遲線為該多條可調延遲線中的二連續可調延遲線。4.根據權利要求2所述的數字傳送器，其特征在于，該邊緣檢測電路為一正反開關檢測器。5.根據權利要求2所述的數字傳送器，其特征在于，該數字傳送器還包含:一基頻數據處理電路，用以根據一震蕩信號來調變一數字基頻數據，以產生該多個數字輸入信號；其中該校正裝置還包含:一型態判斷電路，用以對該數字基頻數據的一數字信號型態進行檢測，來產生一有效信號;其中若該數字基頻數據的該數字信號型態符合一預定數字型態，該型態判斷電路產生該有效信號以使能該邊緣檢測電路。6.根據權利要求1所述的數字傳送器，其特征在于，該校正裝置包含:多個邊緣檢測電路，該多個邊緣檢測電路中每一邊緣檢測電路耦接于該多條可調延遲線中二連續可調延遲線之間，以根據在該二連續可調延遲線之間的一第一可調延遲線所輸出的一第一延遲的數字輸入信號的一第一信號邊緣以及在該二連續可調延遲線之間的一第二可調延遲線所輸出的一第二延遲的數字輸入信號的一第二信號邊緣來產生一判斷信號；以及一調整電路，用以根據該多個邊緣檢測電路所分別產生的該多個判斷信號，來逐一調整該多條可調延遲線的多個延遲時間。7.根據權利要求6所述的數字傳送器，其特征在于，該多個邊緣檢測電路為多個正反開關檢測器。8.根據權利要求6所述的數字傳送器，其特征在于，該數字傳送器還包含:一基頻數據處理電路，用以根據一震蕩信號來調變一數字基頻數據，以產生該多個數字輸入信號；其中該校正裝置還包含:一型態判斷電路，用以對該數字基頻數據的一數字信號型態進行檢測，來產生一有效信號；其中若該數字基頻數據的該數字信號型態符合于一預定數字型態，該型態判斷電路產生該有效信號以逐一使能該多個邊緣檢測電路。9.根據權利要求1所述的數字傳送器，其特征在于，該校正裝置根據該多個轉換信號的一噪聲層級來調整至少一可調延遲線。10.根據權利要求1所述的數字傳送器，其特征在于，該校正裝置根據該多個轉換信號中二轉換信號之間的相位差來調整該至少一可調延遲線。11.根據權利要求1所述的數字傳送器，其特征在于，該校正裝置包含:一相位檢測電路，用以檢測該多個轉換信號中的一第一轉換信號以及一第二轉換信號之間的相位差，其中該第一轉換信號對應于該多個延遲的數字輸入信號中的一第一延遲的數字輸入信號，該第一延遲的數字輸入信號由該多條可調延遲線中的一第一可調延遲線來輸出，該第二轉換信號對應于該多個延遲的數字輸入信號中的一第二延遲的數字輸入信號，以及該第二延遲的數字輸入信號由該多條可調延遲線中的一第二可調延遲線來輸出；以及一調整電路，用以調整該第一可調延遲線的一第一延遲時間以及調整該第二可調延遲線的一第二延遲時間中的至少一者。12.根據權利要求1所述的數字傳送器，其特征在于，該校正裝置包含:一相位檢測電路，用以檢測該多個轉換信號中的一第一轉換信號以及一第二轉換信號之間的相位差，其中該第一轉換信號對應于該多個延遲的數字輸入信號中的一第一延遲的數字輸入信號，該第一延遲的數字輸入信號由該多條可調延遲線中的一第一可調延遲線來輸出，該第二轉換信號為該多個轉換信號所合成的一合成信號；以及一調整電路，用以調整該第一可調延遲線的一第一延遲時間。13.根據權利要求12所述的數字傳送器，其特征在于，該第一轉換信號的功率相等于該第二轉換信號的功率。14.一種用于校正數字傳送器的方法，其特征在于，該方法包含:使用多條可調延遲線來通過多個延遲時間來延遲多個數字輸入信號，以分別產生多個延遲的數字輸入信號；使用多個轉換裝置，來分別將該多個延遲的數字輸入信號轉換為多個轉換信號；以及調整該多條可調延遲線中至少一可調延遲線的延遲時間。15.根據權利要求14所述的方法，其特征在于，調整該多條可調延遲線中至少一可調延遲線的延遲時間的步驟包含:接收該多條可調延遲線中一第一可調延遲線所輸出的一第一延遲的數字輸入信號的一第一信號邊緣以及該多條可調延遲線中一第二可調延遲線所輸出的一第二延遲的數字輸入信號的一第二信號邊緣，以產生一檢測信號；以及根據該檢測信號來調整該第一可調延遲線的一第一延遲時間以及該第二可調延遲線的一第二延遲時間中的至少一者。16.根據權利要求15所述的方法，其特征在于，調整該多條可調延遲線中至少一可調延遲線的延遲時間的步驟還包含:根據一震蕩信號來調變一數字基頻數據，以產生該多個數字輸入信號；以及通過對該數字基頻數據的一數字信號型態進行檢測，來產生一有效信號；其中若該數字基頻數據的該數字信號型態符合一預定數字型態，則產生該有效信號以檢測該第一信號邊緣以及該第二信號邊緣。17.根據權利要求14所述的方法，其特征在于，調整該多條可調延遲線中至少一可調延遲線的延遲時間的步驟包含:使用多個邊緣檢測電路來耦接該多條可調延遲線，該多個邊緣檢測電路中每一邊緣檢測電路耦接于該多條可調延遲線中二連續可調延遲線之間，以產生一判斷信號來判斷在該二連續可調延遲線之間的一第一可調延遲線所輸出的一第一延遲的數字輸入信號的一第一信號邊緣是否與在該二連續可調延遲線之間的一第二可調延遲線所輸出的一第二延遲的數字輸入信號的一第二信號邊緣對齊；以及根據該多個邊緣檢測電路所分別產生的該多個判斷信號，來逐一調整該多條可調延遲線的多個延遲時間。18.根據權利要求17所述的方法，其特征在于，調整該多條可調延遲線中至少一可調延遲線的延遲時間的步驟還包含:根據一震蕩信號來調變一數字基頻數據，以產生該多個數字輸入信號；以及通過對該數字基頻數據的一數字信號型態進行檢測，來產生一有效信號；其中若該數字基頻數據的該數字信號型態符合一預定數字型態，則產生該有效信號以逐一使能該多個邊緣檢測電路。19.根據權利要求14所述的方法，其特征在于，調整該多條可調延遲線中至少一可調延遲線的延遲時間的步驟包含:檢測該多個轉換信號中的一第一轉換信號以及一第二轉換信號之間的相位差，其中該第一轉換信號對應于該多個延遲的數字輸入信號中的一第一延遲的數字輸入信號，該第一延遲的數字輸入信號由該多條可調延遲線中的一第一可調延遲線來輸出，該第二轉換信號對應于該多個延遲的數字輸入信號中的一第二延遲的數字輸入信號，以及該第二延遲的數字輸入信號由該多條可調延遲線中的一第二可調延遲線來輸出；以及調整該第一可調延遲線的一第一延遲時間以及調整該第二可調延遲線的一第二延遲時間中的至少一者。20.根據權利要求14所述的方法，其特征在于，調整該多條可調延遲線中至少一可調延遲線的延遲時間的步驟包含:檢測該多個轉換信號中的一第一轉換信號以及一第二轉換信號之間的相位差，其中該第一轉換信號對應于該多個延遲的數字輸入信號中的一第一延遲的數字輸入信號，該第一延遲的數字輸入信號由該多條可調延遲線中的一第一可調延遲線來輸出，該第二轉換信號為該多個轉換信號所合成的一合成信號；以及調整該第一可調延遲線的一第一延遲時間，以消除該第一轉換信號以及該第二轉換信號之間的該相位差。21.根據權利要求20所述的方法，其特征在于，該第一轉換信號的功率相等于該第二轉換信號的功率。【文檔編號】H04B1/10GK104184439SQ201410215813【公開日】2014年12月3日申請日期:2014年5月21日優先權日:2013年5月21日【發明者】王文杰,王琦學,張湘輝,劉依玟,柯爾拉·穆罕默德,洪志銘申請人:聯發科技股份有限公司