時間同步主站服務器的制造方法
【專利摘要】本實用新型提供一種時間同步主站服務器，包括DSP、FPGA、M12-OEM、STAR-OEM、第一單片機、第二單片機、2個電源模塊、顯示模塊和通信輸出接口，其特征在于：M12-OEM經第一單片機接DSP的155腳和157腳，STAR-OEM經第二單片機接DSP的90腳和91腳，將接收的衛星時間傳遞給DSP，DSP的RX-MMI腳、TX-MMI腳分別接顯示模塊，DSP的XA0腳、XA1腳和XA2腳對應接FPGA的32腳、31腳和105腳，DSP的XA3-XA10腳對應接FPGA的110腳-117腳，DSP的XA11腳、XA12腳對應接FPGA的120腳和121腳，FPGA的輸出端接通信輸出接口。本實用新型不但實現多路時鐘源的智能切換，還為從站設備提供對時服務。
【專利說明】 時間同步主站服務器
【技術領域】
[0001]本實用新型提供基于SDH網絡的時間同步主站服務器，屬于電力系統的時間同步網的主站設備。
【背景技術】
[0002]隨著電力系統的自動化程度越來越高，電網的基本單位變電站、發電廠和調度內均有眾多的計算機監控系統、保護裝置、故障錄波器、安全自動裝置、遠動R τ U等自動化設備，大部分設備對時間精度要求很高。新的變電站、電廠中一般在站內配置小型的同步系統，接收衛星信號傳到站內各設備，構成局部同步。但是電網是一個整體，站與站之間的同步、監控、調度遠比站內的同步更重要。建立時間同步系統是各個電廠、變電站、調度急需解決的問題。
實用新型內容
[0003]本實用新型的目的是提供一種能解決上述問題、既滿足基本對時、又能實現時鐘同步組網的時間同步主站服務器。其技術方案為:
[0004]包括DSP、FPGA, M12-0EM、STAR-0EM、第一單片機、第二單片機、2個電源模塊、顯示模塊和通信輸出接口，其特征在于:2個電源模塊分別對應接DSP和FPGA的電源端，M12-0EM經第一單片機接DSP的155腳和157腳，STAR-OEM經第二單片機接DSP的90腳和91腳，將接收的衛星時間傳遞給DSP，DSP的RX-MMI腳、TX-MMI腳分別接顯示模塊，DSP的XAO腳、XAl腳和XA2腳對應接FPGA的32腳、31腳和105腳，DSP的XA3-XA10腳對應接FPGA的110腳-117腳，DSP的XAll腳、XA12腳對應接FPGA的120腳和121腳，FPGA的輸出端接通信輸出接口，輸出多種時標信號。
[0005]所述的時間同步主站服務器，DSP采用TMS320F2812芯片，FPGA采用XC3S50AN芯片，第一單片機、第二單片機均采用ATMEGA1280片。
[0006]本實用新型與現有技術相比，其優點在于:可接收北斗衛星、GPS衛星、PTP V2.0(IEEE1588)、IRIG-B碼等外部時間基準信號，通過智能時鐘源控制算法，實現多路時鐘源的智能切換，并對每路輸入時鐘源進行延時補償，輸出高精度、高穩定度、高可靠性的El通道G.703接口時間信號，為從站設備提供對時服務
【專利附圖】
【附圖說明】
[0007]圖1是本實用新型實施例的電路圖。
[0008]圖中:1、包括DSP 2、FPGA 3、M12-0EM 4、STAR-OEM 5、第一單片機 6、第二
單片機7、電源模塊8、顯示模塊9、通信輸出接口
【具體實施方式】
[0009]在圖1所示的實施例中:DSP1采用TMS320F2812芯片，FPGA2采用XC3S50AN芯片，第一單片機5、第二單片機6均采用ATMEGA1280片。2個電源模塊7分別對應接DSPl和FPGA2的電源端，M12-0EM3經第一單片機5接DSPl的155腳和157腳，STAR-0EM4經第二單片機6接DSPl的90腳和91腳，將接收的衛星時間傳遞給DSP1，DSPl的RX-MMI腳、TX-MMI腳分別接顯示模塊8，DSPl的XAO腳、XAl腳和XA2腳對應接FPGA2的32腳、31腳和105腳，DSPl的XA3-XA10腳對應接FPGA2的110腳-117腳，DSPl的XAll腳、XA12腳對應接FPGA2的120腳和121腳，FPGA2的輸出端接通信輸出接口 9，輸出PPS、PPH、PPM、DCF77、IRIG-B多種時標信號。
【權利要求】
1.一種時間同步主站服務器，包括 DSP (I)、FPGA (2)、M12-0EM (3)、STAR-OEM (4)、第一單片機(5)、第二單片機(6)、2個電源模塊(7)、顯示模塊(8)和通信輸出接口(9)，其特征在于:2個電源模塊(7)分別對應接DSP (I)和FPGA (2)的電源端，M12-0EM (3)經第一單片機(5)接DSP (I)的155腳和157腳，STAR-OEM (4)經第二單片機(6)接DSP (I)的90腳和91腳，DSP (I)的RX-MMI腳、TX-MMI腳分別接顯示模塊(8)，DSP (I)的XAO腳、XAl腳和XA2腳對應接FPGA (2)的32腳、31腳和105腳，DSP (I)的XA3-XA10腳對應接FPGA (2)的 110 腳-117 腳，DSP (I)的 XAll 腳、XA12 腳對應接 FPGA (2)的 120 腳和 121腳，FPGA (2)的輸出端接通信輸出接口(9)，輸出多種時標信號。
2.根據權利要求1所述的時間同步主站服務器，其特征在于:DSP(1)采用TMS320F2812芯片，FPGA (2)采用XC3S50AN芯片，第一單片機(5)和第二單片機(6)均采用ATMEGA1280片。
【文檔編號】H04J3/06GK203563075SQ201320700503
【公開日】2014年4月23日 申請日期:2013年11月7日 優先權日:2013年11月7日
【發明者】孫德金, 溫聊梅, 王學強, 郭國信 申請人:山東中瑞電氣有限公司