捷變頻信號產生系統及方法
【專利摘要】本發明涉及無線通信【技術領域】，公開了一種捷變頻信號產生系統及方法。系統包括主控機、FPGA器件、DDS芯片和矢量信號源；其中，主控機連接矢量信號源，對矢量信號源的中心頻率進行設置；主控機還同時連接FPGA器件，為其提供頻點控制參數；FPGA器件根據頻點控制參數產生符合輸出格式要求的基帶信號以及對DDS芯片的配置數據；DDS芯片根據配置數據輸出兩路同步調制信號送給矢量信號源的I、Q端口；矢量信號源根據主控機的設置，在I、Q端口輸入信號中加入基帶信號進行調制，完成捷變頻信號的模擬輸出。本發明利用FPGA器件、DDS芯片及矢量信號源實現信號捷變頻，有效降低了生成捷變頻信號時的頻率切換時間。
【專利說明】 捷變頻信號產生系統及方法
【技術領域】
[0001]本發明涉及無線通信【技術領域】，尤其是涉及一種捷變頻信號產生系統及方法。
【背景技術】
[0002]捷變頻信號是相鄰發射脈沖或脈沖組間的載波頻率在一定范圍內高速隨機跳變的信號，是一種非平穩信號。捷變頻信號主要應用于雷達、通信、電子對抗等研究領域中，在這些領域中，不同場所中使用的無線設備遇到的干擾源頻率各不相同，甚至有時同一場所的不同時段出現的干擾頻率也不相同。尤其是在電子對抗領域普遍使用窄帶雜波干擾的情況下，為能有效地避開這些干擾頻率，無線設備應具有快速改變選用頻道的能力，捷變頻信號就是這類設備用來抵抗干擾保持正常工作的一種方式。
[0003]當前捷變頻信號的實現方法通常有直接模擬法、間接數字法和直接輸出合成法，其中直接模擬法是最常用的方式。現有技術中采用直接模擬法時，通過外部接口輸入基帶信號，通過有線或無線的 LAN (Local Area Network,局域網)或 GPIB (General-PurposeInterface Bus，通用接口總線)接口控制調制設備的輸出頻率及功率，從而實現對輸入基帶信號的模擬調制輸出。由于該方式的頻率切換時間由儀器本身指標來確定，而一般采用LAN或GPIB接口進行控制的設備的切換時間通常為毫秒級(約10ms)，很難滿足按特定信號格式要求的捷變頻信號輸出的各工作頻點切換的時間要求。
【發明內容】
[0004]針對現有技術中存在的上述缺陷，本發明所要解決的技術問題是如何有效降低生成捷變頻信號時的頻率切換時間。
[0005]為解決上述技術問題，本發明提供了一種捷變頻信號產生系統，該系統包括:主控機、FPGA器件、DDS芯片和矢量信號源；其中，
[0006]所述主控機連接所述矢量信號源，對所述矢量信號源的中心頻率進行設置；
[0007]所述主控機還同時連接所述FPGA器件，為其提供頻點控制參數；
[0008]所述FPGA器件根據所述頻點控制參數產生符合輸出格式要求的基帶信號以及對所述DDS芯片的配置數據；
[0009]所述DDS芯片根據配置數據輸出兩路同步調制信號送給所述矢量信號源的1、Q端Π ；
[0010]所述矢量信號源根據所述主控機的設置，在1、Q端口輸入信號中加入基帶信號進行調制，完成捷變頻信號的模擬輸出。
[0011 ] 優選地，所述系統中，所述主控機通過GPIB接口連接所述矢量信號源。
[0012]優選地，所述矢量信號源包括1、Q兩個輸入端口、一個射頻輸出端口、兩個混頻器和一個加法器；
[0013]其中，1、Q端口分別接收所述DDS芯片產生的兩路同步調制信號，在其中同時加入所述FPGA器件產生的基帶信號后分別被送入所述兩個混頻器；[0014]所述兩個混頻器還分別接收本振信號和移相90°后的本振信號，其中I端口信號與移相90°后的本振信號混頻、Q端口信號與本振信號混頻；
[0015]所述加法器對混頻后的兩路信號進行疊加，通過所述射頻輸出端口輸出。
[0016]優選地，所述DDS芯片采用雙通道直接數字頻率合成器。
[0017]另一方面，本發明還同時提供一種捷變頻信號產生方法，所述方法包括步驟:
[0018]主控機對矢量信號源的中心頻率進行設置；
[0019]當需要矢量信號源產生捷變頻信號輸出時，主控機將工作頻點參數寫入FPGA器件；
[0020]FPGA器件根據參數計算工作頻點頻率與中心頻率的相對頻差，配置DDS芯片的頻率控制寄存器，并產生符合信號格式要求的基帶信號；
[0021]DDS芯片的雙通道根據相對頻差分別輸出兩個同步調制信號，與基帶信號一起送入矢量信號源的1、Q端口 ；
[0022]矢量信號源根據中心頻率及1、Q端口的輸入信號調制產生捷變頻信號。
[0023]優選地，所述矢量信號源根據中心頻率及1、Q端口的輸入信號調制產生捷變頻信號的步驟進一步包括:
[0024]矢量信號源根據中心頻率產生本振信號和移相90°后的本振信號；
[0025]I端口的輸入信號與移相90°后的本振信號混頻，Q端口的輸入信號與本振信號混頻；
[0026]混頻后的兩路信號進行疊加得到捷變頻信號。
[0027]優選地，所述方法中，假設本次捷變頻信號想得到的跳頻信號為y (t) =Acos (w+ A Wi) t ;貝丨J
[0028]矢量信號源的中心頻率被設置為w ；
[0029]FPGA器件中計算的第i個工作頻點頻率與中心頻率的相對頻差為A Wi，產生的基帶信號為A ；
[0030]DDS芯片輸出的兩個同步調制信號為cos ( A WiO和sin ( A WiO ,加上基帶信號A后送入 1、Q 端口 的分別為 I=Acos ( A WiO , Q= - Asin (Awi1:)。
[0031]本發明提供了一種捷變頻信號產生系統及方法，利用FPGA器件、DDS芯片及矢量信號源實現信號捷變頻，其原理是通過控制DDS芯片產生兩路同步基帶信號，利用矢量信號源的1、Q信號調制能力使其模擬輸出特定信號格式的捷變頻調制信號。由于FPGA器件、DDS芯片的數字電路可控性強，信號頻率穩定所需時間短，可以迅速實現不同工作頻點信號間的切換，因而本發明的方案尤其適用于實現工作頻率及參數實時變化、頻率切換時間為微秒級的捷變頻信號的產生。
【專利附圖】
【附圖說明】
[0032]圖1為本發明的一個實施例中捷變頻信號產生系統的結構示意圖。
[0033]圖2為本發明的一個優選實施例中矢量信號源的結構示意圖。
【具體實施方式】
[0034]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。顯然，所描述的實施例為實施本發明的較佳實施方式，所述描述是以說明本發明的一般原則為目的，并非用以限定本發明的范圍。本發明的保護范圍應當以權利要求所界定者為準，基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動的前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0035]矢量信號源是一種數字信號源，其通常用來產生矢量信號，即數字通信中用的調制信號，其內置寬帶I (同相)、Q (正交)調制器，可以提供I/Q調制信號。基于矢量信號源的1、Q信號調制能力，本發明提出了一種利用矢量信號源產生捷變頻信號的方法，模擬產生了符合特定信號格式要求的捷變頻信號。
[0036]參見圖1，在本發明的一個實施例中，捷變頻信號產生系統包括:主控機、FPGA (Field Programmable Gate Array,場編程門陣列)器件、DDS (Direct DigitalSynthesizer，直接數字式頻率合成器)芯片和矢量信號源；其中，主控機通過GPIB接口連接矢量信號源，完成對矢量信號源的中心頻率、輸出功率及其他功能設置；主控機還同時連接FPGA器件，為其提供頻點控制參數；FPGA器件根據頻點控制參數產生符合輸出格式要求的基帶信號以及對DDS芯片的配置數據；DDS芯片根據配置數據輸出兩路同步調制信號送給矢量信號源的1、Q端口 ；矢量信號源根據主控機的設置，在1、Q端口輸入信號中加入基帶信號進行調制，完成捷變頻信號的模擬輸出。
[0037]進一步參見圖2，在本發明的優選實施例中，矢量信號源包括1、Q兩個輸入端口和一個射頻輸出端口，1、Q端口分別接收DDS芯片產生的兩路同步調制信號，其中同時還加入了 FPGA器件產生的基帶信號后分別被送入兩個混頻器；本振信號和移相90°后的本振信號也分別被送入兩個混頻器，I端口信號與移相90°后的本振信號混頻、Q端口信號與本振信號混頻；混頻后的兩路信號進行疊加，通過射頻輸出端口輸出。
[0038]對于矢量信號源，其射頻輸出信號可以表不為相對于時間t的函數:
[0039]y (t) =Icos (wt)+Qsin (wt)(I)
[0040]假設本次捷變頻信號想得到的跳頻信號為:
[0041]y (t) =Acos (w+Δ Wi) t(2)
[0042]其中，A為信號幅度，w為中心頻率，Awi為第i個頻點的相對頻差；對式(2)進行轉化得:
[0043]y (t) =Acos (wt) cos ( Δ Wi1:) - Asin (wt) sin ( Δ Wi1:)(3)
[0044]可以看出，只需令I=Acos(AWit) ,Q= - Asin(Awjt),上述式(3)即可轉化為式(I)的形式；也就是說，如果想要矢量信號源輸出式(2)的跳頻信號，只需控制其1、Q端口輸入的信號分別為Acos ( Δ Wi1:)和-Asin(AWit)即可。
[0045]基于上述原理，本發明中利用主控機指定矢量信號源的中心頻率，并將工作頻點信息寫入FPGA器件，利用FPGA器件和DDS芯片的數字處理能力，產生響應速度快、穩定可控的輸出信號提供給矢量信號源的1、Q端口。
[0046]其中，在本發明的優選實施例中，DDS芯片采用雙通道直接數字頻率合成器，該芯片有兩個DDS內核，能夠提供2個內部同步、獨立編程的輸出通道；可進行獨立頻率、相位和幅度控制。DDS芯片輸出最大頻率250MHz，頻率穩定時間為微秒級(< 50us)。
[0047]在本發明的 另一個優選實施例中，捷變頻信號產生方法包括步驟:
[0048]主控機對矢量信號源的中心頻率進行設置；[0049]當需要矢量信號源產生調制信號輸出時，主控機將工作頻點參數寫入FPGA器件；
[0050]FPGA器件根據參數計算工作頻點頻率與中心頻率的相對頻差，配置DDS芯片的頻率控制寄存器，并產生符合信號格式要求的基帶信號；
[0051]DDS芯片的雙通道根據相對頻差分別輸出兩個同步調制信號，與基帶信號一起送入矢量信號源的1、Q端口 ；
[0052]矢量信號源根據中心頻率及1、Q端口的輸入信號調制產生捷變頻信號。
[0053]在更優選的實施例中，矢量信號源的中心頻率被設置為w’第i個工作頻點頻率與中心頻率的相對頻差為Awi,基帶信號為A，DDS芯片輸出的兩個同步信號為C0S(AWit)和sin ( A WiO ,加上基帶信號A后送入1、Q端口的分別為I=Acos (Awi1:), Q= - Asin(Awjt)；由此根據上述公式，矢量信號源輸出的跳頻信號頻率為w+AWi。同理如果I=AcoS(AWit)，Q=Asin ( A Wit)，矢量信號源輸出的跳頻信號頻率為W- A Wi。通常情況下矢量信號源輸出的模擬信號帶寬為400MHz，則可接受的A WiS 200MHz。由于DDS芯片輸出最大頻率為250MHz，故本發明可滿足設計要求。
[0054]本發明提供了一種捷變頻信號產生系統及方法，利用FPGA器件、DDS芯片及矢量信號源實現信號捷變頻，其原理是通過控制DDS芯片產生兩路同步基帶信號，利用矢量信號源的1、Q信號調制能力使其模擬輸出特定信號格式的捷變頻調制信號。由于FPGA器件、DDS芯片的數字電路可控性強，信號頻率穩定所需時間短，可以迅速實現不同工作頻點信號間的切換，因而本發明的方案尤其適用于實現工作頻率及參數實時變化、頻率切換時間為微秒級的捷變頻信號的產生，使得信號頻率的捷變更為迅速，設備反應能力更強。
[0055]上述說明示出并描述了本發明的若干優選實施例，但如前所述，應當理解本發明并非局限于本文所披露的形式，不應看作是對其他實施例的排除，而可用于各種其他組合、修改和環境，并能夠在本文所述發明構想范圍內，通過上述教導或相關領域的技術或知識進行改動。而本領域人員所進行的改動和變化不脫離本發明的精神和范圍，則都應在本發明所附權利要求的保護范圍內。
【權利要求】
1.一種捷變頻信號產生系統，其特征在于，所述系統包括:主控機、FPGA器件、DDS芯片和矢量信號源；其中， 所述主控機連接所述矢量信號源，對所述矢量信號源的中心頻率進行設置； 所述主控機還同時連接所述FPGA器件，為其提供頻點控制參數； 所述FPGA器件根據所述頻點控制參數產生符合輸出格式要求的基帶信號以及對所述DDS芯片的配置數據； 所述DDS芯片根據配置數據輸出兩路同步調制信號送給所述矢量信號源的1、Q端口 ；所述矢量信號源根據所述主控機的設置，在1、Q端口輸入信號中加入基帶信號進行調制，完成捷變頻信號的模擬輸出。
2.根據權利要求1所述的系統，其特征在于，所述系統中，所述主控機通過GPIB接口連接所述矢量信號源。
3.根據權利要求1所述的系統，其特征在于，所述矢量信號源包括1、Q兩個輸入端口、一個射頻輸出端口、兩個混頻器和一個加法器； 其中，1、Q端口分別接收所述DDS芯片產生的兩路同步調制信號，在其中同時加入所述FPGA器件產生的基帶信號后分別被送入所述兩個混頻器； 所述兩個混頻器還分別接收本振信號和移相90°后的本振信號，其中I端口信號與移相90°后的本振信號混頻、Q端口信號與本振信號混頻； 所述加法器對混頻后的兩路信號進行疊加，通過所述射頻輸出端口輸出。
4.根據權利要求1所述的系統，其特征在于，所述DDS芯片采用雙通道直接數字頻率合成器。
5.一種捷變頻信號產生方法，其特征在于，所述方法包括步驟: 主控機對矢量信號源的中心頻率進行設置； 當需要矢量信號源產生捷變頻信號輸出時，主控機將工作頻點參數寫入FPGA器件；FPGA器件根據參數計算工作頻點頻率與中心頻率的相對頻差，配置DDS芯片的頻率控制寄存器，并產生符合信號格式要求的基帶信號； DDS芯片的雙通道根據相對頻差分別輸出兩個同步調制信號，與基帶信號一起送入矢量信號源的1、Q端口 ； 矢量信號源根據中心頻率及1、Q端口的輸入信號調制產生捷變頻信號。
6.根據權利要求5所述的方法，其特征在于，所述矢量信號源根據中心頻率及1、Q端口的輸入信號調制產生捷變頻信號的步驟進一步包括: 矢量信號源根據中心頻率產生本振信號和移相90°后的本振信號； I端口的輸入信號與移相90°后的本振信號混頻，Q端口的輸入信號與本振信號混頻； 混頻后的兩路信號進行疊加得到捷變頻信號。
7.根據權利要求5所述的方法，其特征在于，所述方法中，假設本次捷變頻信號想得到的跳頻信號為y (t) =Acos (w+ A Wi) t ;貝丨J 矢量信號源的中心頻率被設置為w ； FPGA器件中計算的第i個工作頻點頻率與中心頻率的相對頻差為Awi,產生的基帶信號為A ； DDS芯片輸出的兩個同步調制信號為Cos(AWit)和Sin(AWit),加上基帶信號A后送入I、Q 端口的 分別為 I=Acos ( Δ Wit)，Q= - Asin ( Δ wit)。
【文檔編號】H04B1/7136GK103532589SQ201310473503
【公開日】2014年1月22日 申請日期:2013年10月11日 優先權日:2013年10月11日
【發明者】郭智華, 陳琳, 張文雯 申請人:四川九洲電器集團有限責任公司