Pn碼環輔助鑒相電路的制作方法
【專利摘要】本發明涉及一種PN碼環輔助鑒相電路，旨在提供一種能夠提高碼環鑒相和環路相位捕獲范圍，提高碼環對初始相位誤差容忍能力的輔助鑒相電路。本發明通過下述技術方案予以實現：用兩路分別依次串聯相關器電路、積分清零濾波器電路和求絕對值電路共端相連一個減法器組成的PN碼環鑒相電路和擴展PN碼環鑒相電路，且PN碼環鑒相電路和擴展PN碼環鑒相電路中各自的兩路相關器電路分別相連一個PN碼發生器的碼序列輸出，各自的減法器共同相連一個求解誤差電壓的加法電路。PN碼環鑒相電路和擴展PN碼環鑒相電路經加法電路得到誤差電壓輸出。本發明相比現有技術的初始相位，捕獲范圍提高了3倍，可消除原有鑒相電路具有的在正負半碼片范圍內的相關副峰。
【專利說明】PN碼環輔助鑒相電路
[0001]【技術領域】
本發明涉及一種擴頻通信系統中主要用于大相位初始捕獲范圍的PN碼環輔助鑒相電路。
【背景技術】
[0002]擴頻接收機中，接收信號經過A / D變換之后進入FPGA，首先進入捕獲模塊，每一個PN碼片時刻都有一個相關值輸出，當相關值大于門限表示捕獲成功，轉入跟蹤階段。在跟蹤階段，PN碼發生模塊根據碼時鐘產生模塊的時鐘信號產生超前、中間、滯后三路PN碼，接收信號與三路PN碼在鑒相模塊分別進行相關，中間一路產生解擴碼輸出，超前、滯后兩路的相關值作差并將結果輸出至碼時鐘產生模塊，來調整PN碼時鐘，從而控制PN碼的相位。沿此環路實現本地PN碼與接收擴頻碼的捕獲和跟蹤，完成信號的解擴輸出。鑒相器模塊將上述三路PN碼與接收信號進行相關運算，中間一路PN碼與接收信號相關運算后產生解擴信號并輸出；早遲兩路PN碼與接收信號相關后產生相關值并進行比較，用于控制PN碼時鐘信號。若早路PN碼與接收信號相關值大，則表示本地PN碼較接收信號相位提前，需控制PN碼時鐘信號滯后；若遲路PN碼與接收信號相關值較大，則表示本地PN碼較接收信號相位落后，需控制PN碼時鐘信號提前。目前，PN碼環路的鑒相結構，通常采用單Λ鑒相結構，該結構下PN碼環僅能在本地PN碼序列相位與輸入PN碼序列相位相差小于正負半個碼元時完成環路捕獲，而PN碼快速捕獲技術往往很難達到正負半個碼元的捕獲精度，為了在初始捕獲精度超過正負半個碼元的情況下實現PN碼環路捕獲需要采用扣(增)鐘或其它等效的方法，將本地PN碼序列相位牽弓I至輸入PN碼序列相位正負半個碼元范圍內，這將大大增加電路復雜度和處理流程的復雜度；同時，在信號電平動態較大情況下，為了適應弱電平信號，PN碼環路工作門限較低，強電平信號的副相關峰可以導致環路假鎖定，在扣(增)鐘等牽引算法執行過程中，在未到達本地PN碼序列相位與輸入PN碼序列相位相差小于正負半個碼元前，PN碼環路假鎖定在副相關峰位置。為了判定假鎖定需要增加額外電路來進行判定，這將大大增加電路復雜度和處理流程的復雜度，并大大增加平均鎖定時間。
【發明內容】
[0003]為了克服現有具有單Λ鑒相結構的PN碼環路的上述缺陷，本發明的目的是提供一種能夠有效提高碼環鑒相范圍，并能提高碼環對初始相位誤差容忍能力，避免PN碼環路假鎖定情況發生的PN碼環輔助鑒相電路。
[0004]本發明解決其技術問題所采用的技術方案是:一種PN碼環輔助鑒相電路，包括，用于實現正負半個碼元范圍內鑒相的PN碼環鑒相電路和用于實現正負半個碼元以外，正負一個半個碼元以內鑒相的擴展PN碼環鑒相電路，其特征在于，所述PN碼環鑒相電路包括，兩路分別依次串聯相關器電路、積分清零濾波器電路和求絕對值電路共端相連一個減法器組成的PN碼環鑒相電路和擴展PN碼環鑒相電路，且PN碼環鑒相電路和擴展PN碼環鑒相電路中各自的兩路相關器電路分別相連一個PN碼發生器，輸出碼序列，各自的減法器共同相連一個求解誤差電壓的電壓輸出電路，相關電路采用乘法器實現；其中，PN碼環鑒相電路將PN碼發生器輸出的超前半個碼元碼序列和滯后半個碼元碼序列的相關積分結果相減得到誤差電壓，擴展PN碼環鑒相電路將PN碼發生器輸出的超前一個半碼元碼序列和滯后一個半碼元碼序列的相關積分結果相減得到誤差電壓，通過誤差電壓輸出電路求解最終誤差電壓，輸出PN碼鎖相環的初始相位。
[0005]本發明相比于現有技術具有如下有益效果:
本發明相比現有PN碼環鑒相電路，輔助PN碼環鑒相電路可以提供更寬的相位誤差鑒別范圍。本發明以不改變零深相位點正負半個碼元內跟蹤性能為前提，將PN碼環鑒相電路和擴展PN碼環鑒相電路相結合組成PN碼環關鍵部分的PN碼環輔助鑒相電路，有效提高了碼環鑒相范圍，提高了碼環對初始相位誤差的容忍能力，相比具有傳統鑒相器的PN碼鎖相環具有輔助PN碼環鑒相電路的PN碼鎖相環的初始相位的捕獲范圍提高了 3倍，容忍的相位初始誤差擴大3倍。PN碼環鑒相電路提供零深相位點正負半個碼元以內的相位誤差鑒別功能，并保證穩定、唯一的零深相位點，擴展PN碼環鑒相電路提供供零深相位點正負半個碼元以外，正負一個半個碼元以內的相位誤差鑒別功能，可以消除正負一個半碼片范圍內的相關副峰，避免當碼環初始相位誤差大于半個碼片和小于一個半碼片時出現的錯鎖在副峰的情況。
【專利附圖】
【附圖說明】
[0006]下面結合附圖和實施例對本專利進一步說明。
[0007]圖1是本發明PN碼環輔助鑒相電路原理示意圖。
[0008]圖2是PN碼環輔助鑒相電路的S曲線示意圖。
【具體實施方式】
[0009]在圖1描述的PN碼環輔助鑒相電路的最佳實施例中，包括將超前半個碼元碼序列滯后半個碼元碼序列的相關積分結果相減，得到誤差電壓的PN碼環鑒相電路，將超前一個半碼元碼序列和滯后一個半碼元碼序列的相關積分結果相減，得到誤差電壓的擴展PN碼環鑒相電路兩部分組成。PN碼環鑒相電路由兩路相關、兩路積分電路、兩路求絕對值電路、一個減法器和一個加法器組成。擴展PN碼環鑒相電路由兩路相關、積分電路和求絕對值電路，一個減法器，以及具有PN碼序列移相功能，且可以同時產生4路碼序列的PN碼產生器組成。
[0010]PN碼環PN碼環鑒相電路主要包括，兩路分別依次串聯相關器電路、積分清零濾波器電路和兩路求絕對值電路共端相連一個減法器組成的PN碼環鑒相電路和擴展PN碼環鑒相電路，且PN碼環鑒相電路和擴展PN碼環鑒相電路中各自的兩路相關器電路分別相連一路PN碼發生器的碼序列輸出，各自的減法器共同相連一個求解誤差電壓的電壓輸出電路，相關電路采用乘法器實現，誤差電壓輸出電路由一個加法器組成。其中，PN碼環鑒相電路，用于實現正負半個碼元范圍內的鑒相；擴展PN碼環鑒相電路，用于實現正負半個碼元以外正負一個半個碼元以內的鑒相。PN碼環鑒相電路將超前半個碼元碼序列滯后半個碼元碼序列的相關積分結果相減得到誤差電壓，擴展PN碼環鑒相電路將超前一個半碼元碼序列和滯后一個半碼元碼序列的相關積分結果相減得到誤差電壓，兩部分電路輸出經加法運算后輸出誤差電壓，電壓輸出電路將PN碼環鑒相電路和擴展PN碼環鑒相電路求和，求解出最終的誤差電壓。通過誤差電壓輸出電路求解最終誤差電壓，輸出PN碼鎖相環的初始相位。
[0011]在PN碼環PN碼環鑒相電路中，下變頻后信號由輸入信號與本地載波信號相乘得至lj。PN碼環鑒相電路將輸入的下變頻后信號分為兩路，分別與超前半個碼元的碼序列信號和滯后半個碼元的碼序列信號相關處理，再分別經過積分清零濾波器進行平滑濾波并提取絕對值，將兩路處理結果相減得到誤差電壓I。PN碼環鑒相電路根據PN碼序列的自相關特性，如輸入信號中的碼序列與滯后序列相關性大于輸入信號中的碼序列與超前序列相關性，誤差電壓I輸出正電壓；如輸入信號中的碼序列與滯后序列相關性小于輸入信號中的碼序列與超前序列相關性，誤差電壓I輸出負電壓。PN碼產生器同時產生超前一個半碼片，超前半個碼片，滯后半個碼片，滯后一個半碼片四個碼序列，碼序列用邏輯0、1表示。超前半個碼片和滯后半個碼片的碼序列同時與下變頻后信號進行相關運算，相關運算的原理是當碼序列為O時相關器輸出等于下變頻后信號，當碼序列為I時相關器輸出等于下變頻后信號按位取反后加I。相關后信號分別經過積分清零濾波器處理，積分清零濾波器在固定區間內積分，在積分區間截止時，輸出該區間的積分值，并清零該積分值開始下一個區間的積分，這里積分用累加代替，積分清零濾波器輸出取絕對值，滯后半個碼元支路的絕對值輸出減去超前半個碼元支路的絕對值輸出得到誤差電壓I。
[0012]超前一個半碼片和滯后一個半碼片的碼序列同時與下變頻后信號進行相關運算，相關運算的原理是當碼序列為O時相關器輸出等于下變頻后信號，當碼序列為I時相關器輸出等于下變頻后信號按位取反后加I。相關后信號分別經過積分清零濾波器處理，積分清零濾波器在固定區間內積分在積分區間截止時輸出該區間的積分值并清零該積分值開始下一個區間的積分，這里積分用累加代替，積分清零濾波器輸出取絕對值，滯后一個半碼元支路的絕對值輸出減去超前一個半碼元支路的絕對值輸出得到擴展誤差電壓。誤差電壓I與擴展誤差電壓相加得到PN碼環輔助鑒相電路誤差電壓輸出。在誤差電壓輸出電路中，將PN碼環鑒相電路輸出與擴展PN碼環鑒相電路輸出求和得到最終輸出相位誤差電壓。
[0013]四個支路的積分清零濾波器積分區間同一控制，清零速率為擴頻前原始信息速率的2.1倍。輔助PN碼環鑒相電路在環路捕獲階段工作，環路穩定跟蹤后，輔助PN碼環鑒相電路輸出可視為干擾，可以通過將擴展誤差電壓置零的方式停止擴展PN碼環鑒相電路的作用，避免干擾引起PN碼環路性能惡化。
[0014]圖2描述了 PN碼環輔助鑒相電路的S曲線和相位誤差與誤差電壓關系，這里描述的相位誤差是指輸入碼序列與本地碼序列(碼產生器中的零深相位點對應碼序列)時間上的誤差。當相位誤差大于O且小于Tc/2，Tc為碼周期時，誤差電壓與相位誤差成正比關系，在相位誤差電壓等于Tc/2時有最大誤差電壓。當相位誤差大于Tc/2且小于3Tc/2時誤差電壓固定為最大誤差電壓，當相位誤差大于3Tc/2且小于5Tc/2時，誤差電壓與相位誤差成線形關系且在5Tc/2時為零。
[0015]上述電路作為PN碼環的一部分，可以在可編程門陣列芯片FPGA芯片中實現，也可在ASIC芯片中實現，其結構簡單，占用硬件資源較少。
【權利要求】
1.一種PN碼環輔助鑒相電路，包括，用于實現正、負半個碼元范圍內鑒相的PN碼環鑒相電路和用于實現正、負半個碼元以外，正、負一個半個碼元以內鑒相的擴展PN碼環鑒相電路，其特征在于，所述PN碼環鑒相電路包括，兩路分別依次串聯相關器電路、積分清零濾波器電路和求絕對值電路共端相連一個減法器組成的PN碼環鑒相電路和擴展PN碼環鑒相電路，且PN碼環鑒相電路和擴展PN碼環鑒相電路中各自的兩路相關器電路分別相連一個PN碼發生器，輸出碼序列，各自的減法器共同相連一個求解誤差電壓的電壓輸出電路，相關電路采用乘法器實現；其中，PN碼環鑒相電路將PN碼發生器輸出的超前半個碼元碼序列和滯后半個碼元碼序列的相關積分結果相減得到誤差電壓，擴展PN碼環鑒相電路將PN碼發生器輸出的超前一個半碼元碼序列和滯后一個半碼元碼序列的相關積分結果相減得到誤差電壓，通過誤差電壓輸出電路求解最終誤差電壓，輸出PN碼鎖相環的初始相位。
2.按權利要求1所述的PN碼環輔助鑒相電路，其特征在于:所述PN碼環鑒相電路由兩路相關、兩路積分電路、兩路求絕對值電路、一個減法器和一個加法器組成，相關電路采用乘法器實現。
3.按權利要求1或2所述的PN碼環輔助鑒相電路，其特征在于:所述的PN碼環鑒相電路將輸入的下變頻后信號分為兩路，分別與超前半個碼元的碼序列信號和滯后半個碼元的碼序列信號相關處理，再分別經過積分清零濾波器進行平滑濾波并提取絕對值，將兩路處理結果相減得到 誤差電壓I。
4.按權利要求3所述的PN碼環輔助鑒相電路，其特征在于:在PN碼環鑒相電路中，根據PN碼序列的自相關特性，如輸入信號中的碼序列與滯后序列相關性大于輸入信號中的碼序列與超前序列相關性，誤差電壓I為正電壓；如輸入信號中的碼序列與滯后序列相關性小于輸入信號中的碼序列與超前序列相關性，誤差電壓I為負電壓。
5.按權利要求1所述的PN碼環輔助鑒相電路，其特征在于:所述擴展PN碼環鑒相電路由兩路相關、積分電路和求絕對值電路，一個減法器，以及具有PN碼序列移相功能的PN碼產生器組成，相關器采用乘法器實現。
6.按權利要求1所述的PN碼環輔助鑒相電路，其特征在于:所述的擴展PN碼環鑒相電路將輸入的下變頻后信號分為兩路，分別與超前一個半碼元的碼序列信號和滯后一個半碼元的碼序列信號相關處理，再分別經過積分清零濾波器進行平滑濾波并提取絕對值，將兩路處理結果相減得到誤差電壓I。
7.按權利要求6所述的PN碼環輔助鑒相電路，其特征在于:在PN碼環鑒相電路中，根據PN碼序列的自相關特性，如輸入信號中的碼序列與滯后序列相關性大于輸入信號中的碼序列與超前序列相關性，擴展誤差電壓為正電壓；如輸入信號中的碼序列與滯后序列相關性小于輸入信號中的碼序列與超前序列相關性，擴展誤差電壓為負電壓。
8.按權利要求1所述的PN碼環輔助鑒相電路，其特征在于:所述誤差電壓輸出電路由一個加法器組成。
9.按權利要求8所述的PN碼環輔助鑒相電路，其特征在于:在誤差電壓輸出電路中，將PN碼環鑒相電路輸出與擴展PN碼環鑒相電路輸出求和得到最終輸出相位誤差電壓。
10.按權利要求9所述的PN碼環輔助鑒相電路，其特征在于:當相位誤差大于O且小于Tc/2，Tc為碼周期時，誤差電壓與相位誤差成正比關系，在相位誤差電壓等于Tc/2時有最大誤差電壓；當相位誤差大于Tc/2且小于3Tc/2時誤差電壓固定為最大誤差電壓，當相位誤差大于3Tc/2且小于5Tc/2 時，誤差電壓與相位誤差成線形關系且在5Tc/2時為零。
【文檔編號】H04B1/7075GK103457629SQ201310400023
【公開日】2013年12月18日 申請日期:2013年9月5日 優先權日:2013年9月5日
【發明者】曾富華 申請人:中國電子科技集團公司第十研究所