時鐘脈沖信號的倍頻方法及裝置制造方法

時鐘脈沖信號的倍頻方法及裝置制造方法
【專利摘要】一種時鐘脈沖信號的倍頻方法及裝置，提供一初始振蕩信號，并且比較初始振蕩信號和一參考信號，以產生一第一控制信號。至少根據第一控制信號，由一門檻值產生電路選擇地輸出至少一低門檻值和至少一高門檻值的其中一門檻值至一時鐘脈沖輸出電路。通過一數字邏輯模塊處理初始振蕩信號與選擇輸出的門檻值間的比較結果，以及處理初始振蕩信號與一低電位信號間的比較結果，以更新一輸出時鐘脈沖信號。
【專利說明】時鐘脈沖信號的倍頻方法及裝置
【技術領域】
[0001]本發明是關于一種頻率放大器，特別是一種時鐘脈沖信號的倍頻方法及裝置。
【背景技術】
[0002]近年來，微處理器的整合度和功能越高，然而所衍生出的問題也越來越多。第一， 當時鐘脈沖偏移(clock skew)和時鐘脈沖頻率越高,系統單晶片(system-on-chip, SoC) 的體積將越大。結果，單位的周期時間將變短，而信號的抖動(jitter)也因此增加。第二， 越高的整合度就需要越高的功率強度，因此也需要將低功率的設計納入考量。
[0003]因此，需要發展一種可利用倍頻方法來提高時鐘脈沖頻率并維持低抖動和低功率 損耗的裝置。

【發明內容】

[0004]鑒于以上的問題，本發明在于提供一種時鐘脈沖信號的倍頻方法及裝置，借以解 決公知技術的問題。
[0005]本發明所揭露的時鐘脈沖信號的倍頻裝置包含一振蕩電路、一控制信號產生電 路、一門濫值產生電路和一時鐘脈沖輸出電路。振蕩電路產生一初始振蕩信號。控制信號 產生電路電性連接該振蕩電路，比較初始振蕩信號和一參考信號，以產生一第一控制信號。 門檻值產生電路電性連接該振蕩電路和該控制信號產生電路，接收初始振蕩信號，并至少 根據第一控制信號，將至少一高門檻值和至少一低門檻值依序輸出。時鐘脈沖輸出電路電 性連接該振蕩電路、該控制信號產生電路和該門檻值產生電路，時鐘脈沖輸出電路包含一 數字邏輯模塊。數字邏輯模塊處理初始振蕩信號與至少一低門檻值和至少一高門檻值的其 中一門檻值間的比較結果，以及處理初始振蕩信號與低電位信號間的比較結果，以更新一 輸出時鐘脈沖信號。
[0006]上述的時鐘脈沖信號的倍頻裝置，其中該門檻值產生電路更包含:一校正單元，電 性連接該振蕩電路和該時鐘脈沖輸出電路，用以選擇地調整該至少一低門檻值和該至少一 高門檻值；以及一數字模擬轉換器，用以選擇地將該至少一低門檻值和該至少一高門檻值 的其中一門檻值由數字型態轉換成模擬較型態，并將轉換后的該其中一門檻值輸出至該時 鐘脈沖輸出電路。
[0007]上述的時鐘脈沖信號的倍頻裝置，其中該時鐘脈沖輸出電路更包含:多個比較器， 電性連接該數字模擬轉換器和該振蕩電路，用以比較該初始振蕩信號和該輸出的低門檻 值，或比較該初始振蕩信號和該輸出的高門檻值，以及比較該初始振蕩信號和至少一低電 位信號，以產生多個邏輯信號；以及該倍頻裝置，更包含:多個取樣保持電路，連接于該數 字模擬轉換器和該些比較器，用以非同步地提供一路徑，通過該路徑，該數字模擬轉換器傳 輸該輸出的門檻值或該輸出的高門檻值至該相對應的比較器。
[0008]上述的時鐘脈沖信號的倍頻裝置，其中該控制信號產生電路包含:一控制比較器， 連接于該振蕩電路，用以比較該初始振蕩信號和該參考信號，以輸出該第一控制信號；以及一反向元件，連接于該控制比較器，用以將該第一控制信號反向，以輸出一第二控制信號。
[0009]上述的時鐘脈沖信號的倍頻裝置，其中該門檻值產生電路更包含:一儲存單元，連 接于該校正單元和該數字模擬轉換器，用以儲存該高門檻值和該低門檻值，并根據該第一 控制信號，輸出該儲存的高門檻值或該低門檻值至該相對應的比較器。
[0010]上述的時鐘脈沖信號的倍頻裝置，其中該些比較器包含一第一比較器和一第二比 較器，該第一比較器比較該初始振蕩信號和該高門檻值，或比較該初始振蕩信號和該低電 位信號，以產生該些邏輯信號中的一第一邏輯信號，該第二比較器比較該初始振蕩信號和 該低門檻值，或比較該初始振蕩信號和該低電位信號，以產生該些邏輯信號中的一第二邏 輯信號，該數字邏輯模塊包含一反或柵，以及該反或柵接收該第一邏輯信號和該第二邏輯 信號，以更新該輸出時鐘脈沖信號。
[0011]上述的時鐘脈沖信號的倍頻裝置，其中該至少一高門檻值包含一第一高門檻值和 一第二高門檻值，該至少一低門檻值包含一第一低門檻值和一第二低門檻值，以及該些比 較器包含:一第一比較器，用以比較該初始振蕩信號和該第一高門檻值，或比較該初始振蕩 信號和該低電位信號，以輸出該些邏輯信號中的一第一邏輯信號；一第二比較器，用以比較 該初始振蕩信號和該第一低門檻值，或比較該初始振蕩信號和該低電位信號，以產生該些 邏輯信號中的一第二邏輯信號；一第三比較器，用以比較該初始振蕩信號和該第二高門檻 值，或比較該初始振蕩信號和該低電位信號，以輸出該些邏輯信號中的一第三邏輯信號；以 及一第四比較器，用以比較該初始振蕩信號和該第二低門檻值，或比較該初始振蕩信號和 該低電位信號，以輸出該些邏輯信號中的一第四邏輯信號；其中，當該第一比較器、該第二 比較器、該第三比較器和該第四比較器中的其中一者比較該初始振蕩信號和相對應的該選 擇的門檻值時，該第一比較器、該第二比較器、該第三比較器和該第四比較器中其余者分別 比較該初始振蕩信號和該低電位信號。
[0012]上述的時鐘脈沖信號的倍頻裝置，其中該數字邏輯模塊包含:一第一反互斥或柵， 連接于該第一比較器和該第三比較器，用以接收該第一邏輯信號和該第三邏輯信號，以輸 出一第一子邏輯信號；一第二反互斥或柵，連接于該第二比較器和該第四比較器，用以接 收該第二邏輯信號和該第四邏輯信號，以輸出一第二子邏輯信號；以及一第一反及柵，連接 于該第一反互斥或柵和該第二反互斥或柵，用以接收該第一子邏輯信號和該第二子邏輯信 號，以輸出該輸出時鐘脈沖信號。
[0013]上述的時鐘脈沖信號的倍頻裝置，其中該門檻值產生電路更包含:一儲存單元，電 性連接該校正單元和該數字邏輯轉換器，用以儲存該第一低門檻值、該第一高門檻值、該第 二低門濫值和該第二高門濫值，并且根據一選擇信號，選擇地輸出該第一低門濫值、該第一 高門檻值、該第二低門檻值或該第二高門檻值至該數字模擬轉換器；以及一門檻選擇單元， 電性連接于該儲存單元，該控制信號產生電路、該第一比較器和該第二比較器，用以根據該 第一邏輯信號、該第二邏輯信號和該第一控制信號，提供該選擇信號。
[0014]上述的時鐘脈沖信號的倍頻裝置，其中該門檻選擇單元包含:一多工器，電性連接 于該第一比較器、該第二比較器和該控制信號產生電路，用以根據該第一控制信號，選擇該 第一邏輯信號或該第二邏輯信號作為一第三控制信號；以及一解碼器，電性連接于該多工 器和該控制信號產生電路，用以根據該第一控制信號，將該第三控制信號解碼，以輸出該選 擇信號。[0015]上述的時鐘脈沖信號的倍頻裝置，其中該門檻選擇單元包含:一第二反及柵，電性 連接于該控制信號產生電路和該時鐘脈沖輸出電路，用以接收一反向的第一邏輯信號和一 第二控制信號，以輸出一第一反及柵信號，其中該第一邏輯信號經由反向而產生該反向的 第一邏輯信號，以及該第一控制信號經由反向后產生該第二控制信號；一第三反及柵，電性 連接該控制信號產生電路和該時鐘脈沖輸出電路，用以接收該第二邏輯信號和該第一控制 信號，以輸出一第二反及柵信號；一反或柵，電性連接于該第二反及柵和第三反及柵，用以 接收該第一反及柵信號和該第二反及柵信號，用以輸出一第三控制信號；以及一解碼器，電 性連接于該反或柵和該控制信號產生電路，用以根據該第一控制信號，將該第三控制信號 解碼，以輸出該選擇信號。
[0016]上述的時鐘脈沖信號的倍頻裝置，其中該門檻值產生電路通過一校正流程，校正 該至少一低門檻值和該至少一高門檻值，以及該校正流程包含:
[0017]檢測該些邏輯信號的責任周期；以及
[0018]當該些邏輯信號中至少一者的責任周期不同于相對應的一預設責任周期時，調整 該至少一高門檻值和/或該至少一低門檻值。
[0019]本發明所揭露的時鐘脈沖信號的倍頻方法包含以下步驟。首先，提供初始振蕩信 號，并且將初始振蕩信號與一參考信號作比較，以產生一第一控制信號。由一門檻值產生 電路至少根據第一控制信號，選擇地傳送至少一低門檻值和至少一高門檻值的其中一門檻 值。由一數字邏輯模塊處理初始振蕩信號與傳送的門檻值間的比較結果，以及處理初始振 蕩信號和一低電位信號間的比較結果，以輸出一輸出時鐘脈沖信號。
[0020]上述的時鐘脈沖信號的倍頻方法，其中該輸出該輸出時鐘脈沖信號的步驟包含: 由多個比較器比較該初始振蕩信號和該選擇的其中一門檻值，以及比較該初始振蕩信號和 該低電位信號，以產生多個邏輯信號；以及由該數字邏輯模塊處理該些邏輯信號，以輸出該 輸出時鐘脈沖信號；其中，當該些邏輯信號的其中一者通過該初始振蕩信號和選擇的該其 中一門檻值間的比較結果而更新時，該些邏輯信號中的其余者通過該初始振蕩信號和該低 電位信號間的比較結果而更新。
[0021]上述的時鐘脈沖信號的倍頻方法，其中更包含:由該門檻值產生電路校正該至少 一低門檻值和該至少一高門檻值，該步驟包含:檢測該些邏輯信號的責任周期；以及當該 些邏輯信號中至少一者的責任周期不同于相對應的一預設責任周期時，調整該至少一低門 檻值和該至少一高門檻值中的至少一者；以及將該至少一低門檻值和該至少一高門檻值中 所選擇的該其中一者由數字型態轉換成模擬型態，并輸出轉換后的該。
[0022]上述的時鐘脈沖信號的倍頻方法，其中該產生該些邏輯信號的步驟包含:比較該 初始振蕩信號和該高門檻值，或比較該初始振蕩信號和該低電位信號，以更新該些邏輯信 號中的一第一邏輯信號；以及比較該初始振蕩信號和該低門檻值，或比較該初始振蕩信號 和該低電位信號，以更新該些邏輯信號中的一第二邏輯信號；其中，當該第一邏輯信號和該 第二邏輯信號的其中一者經由比較該初始振蕩信號與該低門檻值和該高門檻值的相對應 其中一者而被更新時，該第一邏輯信號和該第二邏輯信號的另一者經由比較該初始振蕩信 號和該低電位信號而被更新。
[0023]上述的時鐘脈沖信號的倍頻方法，其中該至少一低門檻值包含一第一低門檻值和
一第二低門檻值，該至少一高門檻值包含一第一高門檻值和一第二高門檻值，以及該產生該些邏輯信號的步驟包含:比較該初始振蕩信號和該第一高門檻值，或比較該初始振蕩信 號和該低電位信號，以更新該些邏輯信號中的一第一邏輯信號；比較該初始振蕩信號和該 第一低門檻值，或比較該初始振蕩信號和該低電位信號，以更新該些邏輯信號中的一第二 邏輯信號；比較該初始振蕩信號和該第二高門檻值，或比較該初始振蕩信號和該低電位信 號，以更新該些邏輯信號中的一第三邏輯信號；以及比較該初始振蕩信號和該第二低門檻 值，或比較該初始振蕩信號和該低電位信號，以更新該些邏輯信號中的一第四邏輯信號；其 中，當該些邏輯信號的其中一者經由該初始振蕩信號與該第一低門檻值、該第一高門檻值、 該第二低門檻值和該第二高門檻值中相對應的其中一者間的比較而更新時，該些邏輯信號 的其余者分別通過該初始振蕩信號和該低電位信號間的比較而更新。
[0024]上述的時鐘脈沖信號的倍頻方法，其中該輸出該輸出時鐘脈沖信號的步驟更包 含:由一第一反互斥或柵處理該第一邏輯信號和該第三邏輯信號，以輸出一第一子邏輯信 號；由一第二反互斥或柵處理該第二邏輯信號和該第四邏輯信號，以輸出一第二子邏輯信 號；以及由一第一反及柵處理該第一邏輯信號和該第二子邏輯信號，以輸出該輸出時鐘脈 沖信號。
[0025]上述的時鐘脈沖信號的倍頻方法，其中該選擇該至少一低門檻值和該至少一高門 檻值的其中一門檻值的步驟包含:由一第二反及柵處理一第二控制信號和該第一邏輯信 號，以輸出一第一反及柵信號，其中該第二控制信號由反轉該第一控制信號所產生；由一第 三反及柵處理該第一控制信號和該第二邏輯信號，以輸出一第二反及柵信號；由一第二反 或柵處理該第一反及柵信號和該第二反及柵信號，以輸出一第三控制信號；以及根據該第 一控制信號，將該第三控制信號解碼，以輸出一選擇信號，且根據該選擇信號，選擇該第一 低門檻值、該第一高門檻值、該第二低門檻值或該第二高門檻值。
[0026]上述的時鐘脈沖信號的倍頻方法，其中該選擇該至少一低門檻值和該至少一高門 檻值的其中一門檻值的步驟包含:根據該第一控制信號，選擇該第一邏輯信號或該第二邏 輯信號作為一第三控制信號；以及根據該第一控制信號，將該第三控制信號解碼，以輸出一 選擇信號，以及根據該選擇信號，選擇該第一低門檻值、第一高門檻值、第二低門檻值或該
第二高門檻值。
[0027]本發明的時鐘脈沖信號的倍頻方法及裝置，通過門檻值產生電路來調整至少一低 門檻值和至少一高門檻值，并且至少根據第一控制信號，選擇地傳送至少一低門檻值和至 少一高門檻值的其中一門檻值至數字邏輯模塊。接著，由數字邏輯模塊處理初始振蕩信號 與接收到的門檻值間的比較結果，以及處理初始振蕩信號和一低電位信號間的比較結果， 以更新輸出時鐘脈沖信號。如此一來，便可在維持低功率損耗并維持小面積的情況下，根據 應用的需求來調整輸出時鐘脈沖信號的頻率的大小。
[0028]以上的關于本揭露內容的說明及以下的實施方式的說明用以示范與解釋本發明 的精神與原理，并且提供本發明的專利申請范圍更進一步的解釋。
【專利附圖】

【附圖說明】
[0029]圖1為根據本發明的一實施例的時鐘脈沖信號的倍頻方法的流程圖；
[0030]圖2為根據圖1的兩倍頻的時鐘脈沖信號的裝置的方塊圖；
[0031]圖3為根據圖2的兩倍頻的時鐘脈沖信號的倍頻方法的流程圖；[0032]圖4為根據圖3的校正流程的一實施例的流程圖；[0033]圖5為根據圖2的裝置的時序圖；[0034]圖6為根據圖1的四倍頻的時鐘脈沖信號的裝置的方塊圖；[0035]圖7A和圖8A為根據圖6中門檻選擇單元的方塊示意圖；[0036]圖7B和7C圖為根據圖7A的門檻選擇單元的真值表；[0037]圖SB為根據圖8A的門檻選擇單元的真值表；[0038]圖9為根據圖6的四倍頻的時鐘脈沖信號的倍頻方法的流程圖；[0039]圖10為根據圖6的校正流程的一實施例的流程圖；[0040]圖11為根據圖6的裝置的時序圖。[0041]其中，附圖標記:[0042]10,20裝置110,210振蕩電路[0043]120,220控制信號產生電路121,221控制比較器[0044]122、132、222反向元件130檢測電路[0045]131,230檢測單元140,240門檻值產生電路[0046]141,241校正單元142,242門檻值緩存單元[0047]143,244數字模擬轉換器150,250時鐘脈沖輸出電路[0048]151,251第一比較器152,252第二比較器[0049]153第一反或柵243,610,620門檻選擇單元[0050]253第三比較器254第四比較器[0051]255第一反互斥或柵256第二反互斥或柵[0052]257第一反及柵611多工器[0053]612,624解碼器621第二反及柵[0054]622第三反及柵623第二反或柵[0055]C1、C2、C3、C4、C5、C6 電容 CA1、CA4第一邏輯信號[0056]CA2、CA3第二邏輯信號CA5第三邏輯信號[0057]CA6第四邏輯信號CKl初始振蕩信號[0058]CK2、CK3輸`出時鐘脈沖信號CNl第一子邏輯信號[0059]CN2第二子邏輯信號En1、En3啟動信號[0060]En2反向啟動信號NGl第一反及柵信號[0061]NG2第二反及柵信號NR第三控制信號[0062]Q1、Q2、Q3、Q4、Q5、Q6 開關 RE1、RE2重置信號[0063]RS選擇信號SEl第一控制信號[0064]SE2第二控制信號Vref參考信號[0065]VTLl低門檻值VTHl高門檻值[0066]VTL2第一低門檻值VTH2第一高門檻值[0067]VTL3第二低門檻值VTH3第二高門檻值[0068]W1、W2、W3、W4、W5、W6 開關
【具體實施方式】[0069]以下在實施方式中詳細敘述本發明的詳細特征以及優點，其內容足以使任何本領 域技術人員了解本發明的技術內容并據以實施，且根據本說明書所揭露的內容、權利要求 書及附圖，任何本領域技術人員可輕易地理解本發明相關的目的及優點。以下的實施例進 一步詳細說明本發明的觀點，但非以任何觀點限制本發明的范疇。
[0070]圖1為根據本發明的一實施例的時鐘脈沖信號的倍頻方法的流程圖。首先，提供 一振蕩信號，亦即初始振蕩信號(步驟S10)。當振蕩電路預備好后(步驟S20)，選擇其中 一個電壓電位，亦即門檻值(步驟S30)，并通過對應的其中一個取樣保持電路，將選擇的門 檻值傳送至時鐘脈沖輸出電路(步驟S40)。通過將初始振蕩信號與所選擇不同的門檻值 相比較，以調整輸出時鐘脈沖信號(步驟S50)。在栓鎖輸出時鐘脈沖信號的過程中(步驟 S60)，這些門檻值將在校正程序中被校正，以更新輸出時鐘脈沖信號(步驟S70)。然而，當 輸出時鐘脈沖信號已栓鎖(步驟S60)且達到期望的責任周期或脈寬時，就不用再執行校正 程序。當輸出時鐘脈沖信號栓鎖后，本發明的系統會正常運作(步驟S30-S50)。換句話說， 系統會直接使用以校正完畢的門檻值，以輸出時鐘脈沖信號。
[0071 ] 通過上述的過程，輸出時鐘脈沖信號的頻率可被調整成初始振蕩信號的頻率的二 的倍數，且符合期望的責任周期或脈寬。上述已栓鎖的輸出時鐘脈沖信號表示輸出時鐘脈 沖信號的頻率已通過上述過程，達到預期頻率。
[0072]圖2為根據圖1的兩倍頻的時鐘脈沖信號的裝置的方塊圖。裝置10包含一振蕩 電路110、一控制信號產生電路120、一檢測電路130、一門檻值產生電路140和一時鐘脈沖 輸出電路150。裝置10中各個元件的詳細結構如下所述。
[0073]振蕩電路110輸出一初始振蕩信號CKl至裝置10。振蕩電路可為例如一晶體振蕩 器、一電壓控制振蕩器(voltage-controlled oscillator, VC0)或其他形式的振蕩器。控 制信號產生電路120包含一控制比較器121和一反向元件122。控制比較器121包含一正 端、一負端和一輸出端。控制比較器121的正端接收一參考信號Vref。控制比較器121的 負端連接于振蕩電路110，用以接收初始振蕩信號CK1。控制比較器121比較初始振蕩信號 CKl和參考信號Vref，以輸出一第一控制信號SEl。反向元件122連接于控制比較器121的 輸出端，用以接收第一控制信號SE1，并將第一控制信號SEl反轉后，輸出一第二控制信號 SE2。參考信號Vref可為例如裝置10的一系統電壓Vdd的一半(l/2Vdd)。
[0074]門檻值產生電路140包含一校正單元141，一門檻值緩存單元142和一數字模擬轉 換器143。校正單元141連結于振蕩電路110和時鐘脈沖輸出電路150，用以校正一輸出時 鐘脈沖信號CK2的責任周期或其脈寬。門檻值緩存單元142連結于校正單元141，用以儲存 校正后的門檻值。然后，在此實施例中，門檻值緩存單元142會根據第一控制信號SE1，非同 步地輸出每一個儲存的門檻值至數字模擬轉換器143。在一實施例中，門檻值緩存單元142 所儲存的門檻值包含例如至少一高門檻值和至少一低門檻值。數字模擬轉換器143將所選 擇的門檻值由數字型態轉換成模擬型態，然后再輸出轉換后的門檻值至時鐘脈沖輸出電路 150。在另一實施例中，門檻值緩存器142可以用一存儲單元或其他形式的儲存裝置代替。
[0075]在一實施例中，校正單元141可根據第一控制信號，選擇地校正其中一個門檻值， 然后直接傳送校正后的門檻值至數字模擬轉換器143，而無須將此校正后的門檻值儲存于 門檻值緩存單元142中。
[0076]時鐘脈沖輸出電路150包含一第一比較器151、一第二比較器152和一第一反或柵153 (—數字邏輯模塊)。在一實施例中,第一比較器151的正端連結于振蕩電路110,以 接收初始振蕩信號CK1。第一比較器151的負端通過第一取樣保持電路，接收一高門檻值。 第二比較器152的負端連結于振蕩電路110，以接收初始振蕩信號CKl。第二比較器152的 正端通過第二取樣保持電路接收一低門檻值。上述第一取樣保持電路和第二取樣保持電路 的結構將于以下其他地方說明。
[0077]第一比較器151比較初始振蕩信號CKl和高門濫值，以輸出一第一邏輯信號CA1。 第二比較器152比較初始振蕩信號CKl和低門檻值，以輸出一第二邏輯信號CA2。接著，由 于第一反或柵連結于第一比較器151的輸出端和第二比較器152的輸出端，因此可以處理 第一邏輯信號CAl和第二邏輯信號CA2，然后更新輸出時鐘脈沖信號CK2。關于上述時鐘脈 沖輸出電路150的內容將于圖3中說明。
[0078]檢測電路130包含一檢測單元131和一反向元件132。檢測單元131檢測振蕩電 路110是否預備好。舉例來說，檢測單元131通過設置在檢測電路130內的一峰值檢測器， 檢測初始振蕩信號CKl的峰值是否達到一檢測門檻值。當振蕩電路110預備好時，檢測電 路130會輸出一高電位的啟動信號Enl。當振蕩電路110尚未預備好時，檢測電路130會 輸出一低電位的啟動信號Enl。反向元件132連結于檢測電路130，用以將啟動信號Enl反 向，以輸出一反向啟動信號En2。
[0079]第一取樣保持電路包含一開關Ql和一第一充電電路。開關Ql設置于數字模擬轉 換器143和第一比較器151的負端之間，用以受第二控制信號SE2的控制而切換。第一充 電電路包含一電容Cl和一開關Wl。開關Wl設置于第一比較器151的負端和接地之間,用 以根據裝置10的一重置信號REl而切換。電容Cl設置于第一比較器151的負端和接地之 間。
[0080]第二取樣保持電路包含一開關Q2和一第二充電電路。開關Q2設置于數字模擬轉 換器143和第二比較器152的正端之間，用以根據第一控制信號SEl作切換。第二充電電 路包含一電容C2和一開關W2。開關W2設置于第二比較器152的正端和接地之間，用以根 據重置信號REl作切換。電容C2設置于第二比較器152的正端和接地之間。裝置10的詳 細運作如下。
[0081]如圖3和圖5所示，其中圖3為根據圖2的兩倍頻的時鐘脈沖信號的倍頻方法的 流程圖，圖5為根據圖2的裝置的時序圖。首先，當裝置10被啟動時，裝置10將被初始化 (步驟S210)。裝置10提供一重置信號REl給開關Wl和W2，以控制開關Wl和W2關閉，使 儲存在電容Cl和電容C2中的能量將被移除。
[0082]接著，判斷第一控制信號SEl (步驟S220)。當初始振蕩信號CKl的電位大于參考 信號Vref的電位時，第一控制信號SEl為低電位(亦即為“0”的邏輯電位)，第二控制信號 SE2為高電位(亦即為“I”的邏輯電位)，且高門檻值VTHl將被選擇(步驟S232)。
[0083]然后，檢測單元131進一步判斷振蕩電路110的運作(步驟242)。當振蕩電路110 尚未預備好，啟動信號Enl為低電位，且程序回到步驟S220。當振蕩電路110預備好時，啟 動信號Enl為高電位。此時，門檻值產生電路140、第一比較器151和第二比較器152被啟 動。門檻值產生電路140通過導通的開關Ql根據第二控制信號SE2所提供的一第一取樣 保持路徑，傳送高門檻值VTHl至第一比較器151。此時，高門檻值VTHl對電容Cl充電，以 維持第一比較器151的負端的電壓電位在高門檻值VTH1。[0084]第一比較器151會比較初始振蕩信號CKl和高門檻值VTHl (步驟S252)。當初始 振蕩信號CKl的電位大于高門濫值VTHl時,第一比較器151的輸出端所提供的第一邏輯信 號CAl為高電位(步驟S262)。同時，因為第二比較器152的正端沒有接收到任何輸入信 號(等同于表示為“0”的一低電位信號)，第二比較器152的輸出端所提供的第二邏輯信號 CA2為低電位。第一反或柵153接收第一邏輯信號CAl和第二邏輯信號CA2,以輸出低電位 的輸出時鐘脈沖信號CK2 (步驟S270)。
[0085]然而，當初始振蕩信號CKl的電位低于高門檻值VTHl時，第一邏輯信號CAl變為 低電位(步驟S264)。同時，第二邏輯信號CA2因沒有信號輸入比較器152的正端而呈現 低電位。因此，第一反或柵153接收低電位的第一邏輯信號CAl和低電位的第二邏輯信號 CA2，而輸出高電位的輸出時鐘脈沖信號CK2(步驟S270)。
[0086]另一方面，在步驟S220中，當初始振蕩信號CKl的電位低于參考信號Vref時，第 一控制信號SEl變為高電位，第二控制信號SE2變為低電位，并且低門檻值VTLl將被選擇 (步驟 S231)。
[0087]接著，檢測單元131判斷振蕩電路110的運作(步驟241)。當振蕩電路110尚未 預備好，啟動信號Enl為低電位，且程序回到步驟S220。當振蕩電路110已預備好時，啟動 信號Enl為高電位。此時，門檻值產生電路140、第一比較器151和第二比較器152被啟動。 當開關Q2根據第一控制信號SEl導通時，門檻值產生電路140可通過一第二路徑傳送低門 檻值VTLl至第二比較器152，并且低門檻值VTLl會對電容C2充電，使第二比較器152的正 端的電位維持在低門檻值VTLl。
[0088]第二比較器152進一步比較初始振蕩信號CKl和低門檻值VTLl (步驟S251)。當 初始振蕩信號CKl的電位低于低門檻值VTLl時，第二比較器152的輸出端所提供的第二邏 輯信號CA2為高電位(步驟S261)。同時，由于第一比較器151的負端沒有任何輸入信號， 使得第一邏輯信號CAl為低電位。因此，第一反或柵153接收高電位的第二邏輯信號CA2 和低電位的第一邏輯信號CAl，而輸出低電位的輸出時鐘脈沖信號CK2(步驟S270)。
[0089]通過上述的步驟S220至S270，輸出時鐘脈沖信號CK2逐漸栓鎖。此外，在輸出時 鐘脈沖信號CK2栓鎖的過程中，門檻值產生電路140會執行門檻值的校正程序，因此時鐘脈 沖輸出電路150利用門檻值產生電路140所提供的每一個門檻值，更新輸出時鐘脈沖信號 CK2。當輸出時鐘脈沖信號CK2已經達到預期的責任周期(步驟S280)時，就不用再執行校 正程序，以調整門檻值，并且經由步驟S220至S270，裝置10會直接利用這些門檻值栓鎖輸 出時鐘脈沖信號。上述的校正程序的流程記載如下。
[0090]圖4為根據圖3的校正流程的一實施例的流程圖。首先，判斷啟動信號Enl和輸 出時鐘脈沖信號CK2(步驟S310)。當啟動信號Enl為低電位和輸出時鐘脈沖信號CK2尚未 開始栓鎖時，程序維持在步驟S310。當啟動信號Enl變為高電位和輸出時鐘脈沖信號CK2 開始栓鎖時，校正單元141判斷是否先校正高門檻值VTHl (步驟S320)。當執行高門檻值 VTHl的校正時，根據一預設值來判斷第一邏輯信號CAl的責任周期(步驟S330)。
[0091]在一實施例中，上述的預設值可定義為25%。當第一邏輯信號CAl的責任周期符合 25%時，校正單元141不會對高門檻值VTHl進行任何處理。當第一邏輯信號CAl的責任周 期不同于25%時，校正單元141將調整高門檻值VTHl，例如增加或減少高門檻值VTHl (步驟 S331)直到第一邏輯信號CAl的責任周期符合25%(步驟S332)。調整后的高門檻值VTHl將儲存在門檻值緩存單元142中(步驟S350)。
[0092]另一方面，當校正低門檻值VTLl時，根據上述的預設值判斷第二邏輯信號CA2的 責任周期(步驟S340)。當第二邏輯信號CA2的責任周期符合25%時，校正單元141不會 對低門檻值VTLl進行任何處理。當第二邏輯信號CA2的責任周期不同于25%時，校正單元 141會調整低門檻值VTLl (步驟S341)直到第二邏輯信號CA2的責任周期符合25%(步驟 S342)。調整后的低門檻值VTLl將會儲存于門檻值緩存單元142中(步驟S350)。
[0093]在一實施例中，低門檻值和高門檻值的校正可同時執行。
[0094]圖6為根據圖1的四倍頻的時鐘脈沖信號的裝置的方塊圖。裝置20包含一振蕩 電路210、一控制信號產生電路220、一檢測單元230、一門檻值產生電路240和一時鐘脈沖 輸出電路250。振蕩電路210、控制信號產生電路220和檢測單元230與圖2中的相對應元 件相同。裝置20中的其他元件的內容如下所述。
[0095]門檻值產生電路240包含一校正單元241、一門檻值緩存單元242、一門檻選擇單 元243和一數字模擬轉換器244。門檻值緩存單元242和數字模擬轉換器244分別與圖2 的門檻值緩存單元142和數字模擬轉換器143相同。
[0096]校正單元241連結于門檻值緩存單元242、振蕩電路210和檢測電路230，用以校 正門檻值。在一實施例中，門檻值包含一第一低門檻值、一第一高門檻值、一第二低門檻值 和一第二高門檻值。所有校正后的門檻值都將儲存于門檻值緩存單元242中。根據一選擇 信號RS，依序選擇其中一個門檻值，并將選擇的門檻值傳送至數字模擬轉換器244。門檻選 擇單元243連結于門檻值緩存單元242和時鐘脈沖輸出電路250，用以提供選擇信號RS至 門檻值緩存單元242。根據一第一邏輯信號CA4和/或一第二邏輯信號CA3和第一控制信 號SE1，產生選擇信號RS。第一邏輯信號CA4、第二邏輯信號CA3和第一控制信號SEl的實 施方式如圖7B和圖7C所示，或如圖8B所示。
[0097]根據圖7B和圖7C的一實施例中，如圖7A所示，門檻選擇單元610包含一多工器 611和一解碼器612。多工器611連結于比較器221和時鐘脈沖輸出電路250，用以根據第 一控制信號SEl，選擇第一邏輯信號CA3和第二邏輯信號CA4的其中一者作為一第三控制信 號NR。解碼器612根據第一控制信號SEl,將第三控制信號NR解碼，以輸出選擇信號RS。
[0098]根據圖8B的其他實施例中，如圖8A所示，門檻選擇單元620包含一第二反及柵 621、一第三反及柵622、一第二反或柵623和一解碼器624。第二反及柵621處理第二控制 信號SE2和第一邏輯信號CA3,以輸出一第一反及柵信號NGl。第二反及柵622處理第一控 制信號SEl和第二邏輯信號CA4,以輸出一第二反及柵信號NG2。第二反或柵623處理第一 邏輯信號NGl和第二邏輯信號NG2，以輸出一第三控制信號NR。解碼器624將第三控制信 號NR和第一控制信號SEl解碼，以輸出選擇信號RS。
[0099]如圖6所不，時鐘脈沖輸出電路250通過一第一取樣保持電路、一第二取樣保持 電路、一第三取樣保持電路和一第四取樣保持電路，連結于門檻值產生電路240。時鐘脈沖 輸出電路250包含一第一比較器251、一第二比較器252、一第三比較器253、一第四比較器 254和一數字邏輯模塊。數字邏輯模塊包含例如一第一反互斥或柵255、一第二反互斥或柵 256和一第一反及柵257。每一個比較器非同步地將初始振蕩信號與第一低門濫值、第一高 門檻值、第二低門檻值和第二高門檻值中的其中一個門檻值作比較，以產生一相對應的邏 輯信號。[0100]第一比較器251的正端連結于振蕩電路210，用以接收初始振蕩信號CK1，第一比 較器251的負端通過一第一路徑，從數字模擬轉換器244接收第一低門檻值。此第一路徑 由第一取樣保持電路所提供。第一比較器251比較初始振蕩信號CKl和第一高門檻值，以 由其輸出端輸出一第一邏輯信號CA3。
[0101]第二比較器252的負端連結于振蕩電路210，用以接收初始振蕩信號CK1。第二比 較器252的正端通過一第二路徑，從數字模擬轉換器244接收第一高門檻值。此第二路徑 由第二取樣保持電路提供。第二比較器252比較初始振蕩信號CKl和第一低門檻值，以由 其輸出端輸出一第二邏輯信號CA4。
[0102]第三比較器253的正端連結于振蕩電路210，用以接收初始振蕩信號CK1。第三比 較器253的負端通過一第三路徑，從數字模擬轉換器244接收第二高門檻值。此第三路徑 由第三取樣保持電路所提供。第三比較器253比較初始振蕩信號CKl和第二高門檻值，以 由其輸出端輸出一第三邏輯信號CA5。
[0103]第四比較器254的負端連結于振蕩電路210，用以接收初始振蕩信號CK1。第四比 較器254的正端通過一第四路徑，從數字模擬轉換器244接收第二低門檻值。此第四路徑 由第四取樣保持電路提供。第四比較器254比較初始振蕩信號CKl和第二低門檻值，以由 其輸出端輸出一邏輯信號CA6。
[0104]第一反互斥或柵255處理第一邏輯信號CA3和第三邏輯信號CA5，以輸出一第一子 邏輯信號CN1。第二反互斥或柵256處理第二邏輯信號CA4和第四邏輯信號CA6，以輸出一 第二子邏輯信號CN2。第一反及柵257處理第一子邏輯信號CNl和第二子邏輯信號CN2，以 輸出倍頻的輸出時鐘脈沖信號CK3。此輸出時鐘脈沖信號CK3的頻率為初始振蕩信號的數倍。
[0105]在此實施例中，每一個取樣保持電路包含一充電開關(如開關Q3至Q6的任一個 所不)、一充電電容(如電容C3至C6的任一個所不)和一重置開關(如開關W3至W6的任 一個所示)。每一個開關設置于數字模擬轉換器244和時鐘脈沖輸出電路250中相對應的 比較器的正端或負端之間，且根據一相對應的開關信號作切換。同一組的充電電容和重置 開關設置在相對應的比較器的正端或負端與接地之間。重置開關根據裝置20提供的一重 置信號RE2作切換。
[0106]當重置信號RE2為高電位時，開關W3、W4、W5和W6同步導通，使得儲存在電容C3、 C4、C5和C6的能量分別泄到接地。此外，一及柵(AND gate)處理第二控制信號SE2和第 三控制信號NR，以產生用以控制開關Q3的一第一開關信號。另一及柵處理控制信號SEl和 第三控制信號NR，以產生用以控制開關Q4的一第二開關信號。邏輯信號CA3用以直接產生 用以控制開關Q5的第三開關信號。邏輯信號CA4用以直接產生用以控制開關Q6的第四開 關信號。
[0107]如圖9和圖11所示，當裝置20開始運作時(步驟S710)，初始化裝置20。裝置20 提供一重置信號RE2，使開關W3、W4、W5和W6導通，以重置電容Cl、C2、C3和C4。
[0108]接著，由控制比較器221根據參考信號Vref，判斷初始振蕩信號CKl (步驟S720)。 當初始振蕩信號CKl的電位小于參考信號Vref時，第一控制信號SEl為高電位。此時，第 一低門檻值VTL2將被選擇(步驟S721)。相反地，第一控制信號SEl則為低電位。此時，第 一高門檻值VTH2將被選擇(步驟S722)。[0109]當選擇第一低門檻值VTL2時，由檢測單元230檢測振蕩電路210的運作(步驟 731)。當振蕩電路210尚未預備好，程序回到步驟S720。相反的，啟動信號En3將變為高電 位，以進一步啟動所有的取樣保持電路、時鐘脈沖輸出電路250的比較器、校正單元241和 數字模擬轉換器244。門檻值產生電路240通過第二路徑傳送第一低門檻值VTL2至第二比 較器252。第二比較器252比較初始振蕩信號CKl和第一低門檻值VTL2 (步驟S741)，以輸 出第二邏輯信號CA4。
[0110]當初始振蕩信號CKl的電位大于第一低門濫值VTL2時,第二邏輯信號CA4為低電 位(步驟S743)。第二反互斥或柵256處理第二邏輯信號CA4和低電位的第四邏輯信號CA6， 以輸出低電位的第二子邏輯信號CN2(步驟S770)。此時，第一反互斥或柵255處理皆為低 電位的第一邏輯信號CA3和第三邏輯信號CA5，以輸出高電位的第一子邏輯信號CNl (步驟 S770)。第一反及柵257處理第一子邏輯信號CNl和第二子邏輯信號CN2，以輸出高電位的 輸出時鐘脈沖信號CK3 (步驟S780)。
[0111]當初始振蕩信號CKl的電位小于第一低門檻值VTL2時，邏輯信號CA4為高電位 (步驟S745)。第二反互斥或柵256處理第二邏輯信號CA4和仍是低電位的第四邏輯信號 CA6，以輸出高電位的第二子邏輯信號CN2(步驟S770)。由于第一比較器251的負端和第三 比較器253的正端皆無輸入信號，使得第一邏輯信號CA3和第三邏輯信號CA5皆為低電位。 因此，第一反互斥或柵255處理皆為低電位的第一邏輯信號CA3和第三邏輯信號CA5,并輸 出高電位的第一子邏輯信號CNl (步驟S770)。第一反及柵257處理第一子邏輯信號CNl和 第二子邏輯信號CN2，并輸出低電位的輸出時鐘脈沖信號CK3(步驟S780)。
[0112]另一方面，當根據選擇信號RS而選擇第二低門檻值VTL3時，將選擇的第二低門檻 值VTL3通過第四路徑傳送至第四比較器254 (步驟S751)。此第四路徑根據高電位的第二 邏輯信號CA4所提供。根據第二低門檻值VTL3，判斷初始振蕩信號CKl (步驟S761)。
[0113]當初始振蕩信號CKl的電位大于第二低門檻值VTL3，第四邏輯信號CA6為低電位 (步驟S765)。第二反互斥或柵256處理第四邏輯信號CA6和高電位的第二邏輯信號CA4， 而輸出低電位的第二子邏輯信號CN2(步驟S770)。此時，第一邏輯信號CA3和第三邏輯信 號CA5皆為低電位，使得第一子邏輯信號CNl為高電位(步驟S770)。第一反及柵257處 理第一子邏輯信號CNl和第二子邏輯信號CN2，而輸出高電位的輸出時鐘脈沖信號(步驟 S780)。
[0114]當初始振蕩信號CKl的電位小于第二低門檻值VTL3時，第四邏輯信號CA6為高電 位(步驟S763)。由于第二邏輯信號CA4為高電位和第一邏輯信號CA3和第三邏輯信號CA5 皆為低電位，使得第一子邏輯信號CNl和第二子邏輯信號CN2皆為高電位(步驟S770)。因 此，輸出時鐘脈沖信號CK3變為低電位(步驟S780)。
[0115]另一方面，當選擇第一高門檻值VTH2時(步驟S722)，且在啟動信號En3為高電 位的情況下，傳送第一高門檻值VTH2至第一比較器251 (步驟S732)。接著，由第一比較器 251根據第一高門檻值VTH2判斷初始振蕩信號CKl (步驟S742)。
[0116]當初始振蕩信號CKl的電位小于第一高門濫值VTH2時,第一比較器251輸出低電 位的第一邏輯信號CA3 (步驟S744)。同時，第二邏輯信號CA4、第三邏輯信號CA5和第四邏 輯信號CA6皆為低電位。第一反互斥或柵255處理第一邏輯信號CA3和第三邏輯信號CA5, 而輸出高電位的第一子邏輯信號CNl (步驟S770)。第二反互斥或柵256處理第二邏輯信號CA4和第四邏輯信號CA6，而輸出高電位的第二子邏輯信號CN2(步驟S770)。第一反及 柵257處理第一子邏輯信號CNl和第二子邏輯信號CN2，而輸出低電位的輸出時鐘脈沖信號 CK3 (步驟 S780)。
[0117]當初始振蕩信號CKl的電位大于第一高門檻值VTH2時(步驟S732)，第一邏輯信 號CA3變為高電位(步驟S746)。同時，第二邏輯信號CA4和第四邏輯信號CA6皆為低電 位，第三邏輯信號CA5為高電位。第一反互斥或柵255處理第一邏輯信號CA3和第三邏輯信 號CA5，而輸出高電位的第一子邏輯信號CNl (步驟S770)。第二反互斥或柵256處理第二 邏輯信號CA4和第四邏輯信號CA6，而輸出高電位的第二子邏輯信號CN2(步驟S770)。第 一反及柵257處理第一子邏輯信號CNl和第二子邏輯信號CN2，而輸出低電位的輸出時鐘脈 沖信號CK3 (步驟S780)。
[0118]此外，選擇第二高門檻值VTH3，并通過第三路徑將其傳送至第三比較器253，其中 當第一邏輯信號CA3為高電位時，提供此第三路徑(步驟S752)。根據第二高門檻值VTH3， 判斷初始振蕩信號CKl (步驟S762)。
[0119]當初始振蕩信號CKl的電位小于第二高門檻值VTH3時，第三邏輯信號CA5為低電 位(步驟S764)。此時，第一邏輯信號CA3仍維持在高電位，而第二邏輯信號CA4和第四邏 輯信號CA6仍維持在低電位。接著，第一反互斥或柵255處理第一邏輯信號CA3和第三邏 輯信號CA5，以輸出低電位的第一子邏輯信號CN1。第二反互斥或柵256處理第二邏輯信 號CA4和第四邏輯信號CA6，以輸出高電位的第二子邏輯信號CN2(步驟S770)。第一反及 柵257處理第一子邏輯信號CNl和第二子邏輯信號CN2，以輸出高電位的輸出時鐘脈沖信號 CK3 (步驟 S780)。
[0120]當初始振蕩信號CKl的電位大于第二高門檻值VTH3時，第三邏輯信號CA5變為高 電位(步驟S766)。同時，第一邏輯信號CA3仍維持在高電位，第二邏輯信號CA4和第四邏 輯信號CA6也仍維持在低電位。此時，第一子邏輯信號CNl為高電位，第二子邏輯信號CN2 為高電位(步驟S770)。輸出時鐘脈沖信號CK3則變為低電位(步驟S780)。
[0121]本提案中，根據初始振蕩信號CKl和一上一個門檻值的比較結果，以及根據目前 的初始振蕩信號CKl和參考信號Vref比較的結果，來設定選擇門檻值的順序。
[0122]通過上述的步驟S720至S780，輸出時鐘脈沖信號CK3逐漸栓鎖。此外，在輸出時 鐘脈沖信號CK3栓鎖的過程中，門檻值產生電路240會校正門檻值，因此時鐘脈沖輸出電路 250可利用門檻值產生電路240傳送的每一個門檻值，更新輸出時鐘脈沖信號CK3。當輸出 時鐘脈沖信號CK3已栓鎖在期望的責任周期時(步驟S790)，就無需再執行校正程序來調整 門檻值。此時，裝置20可直接利用校正后的門檻值，通過步驟S720至S780來更新輸出時 鐘脈沖信號。上述校正程序的流程如下。
[0123]圖10為根據圖6的校正流程的一實施例的流程圖。在一實施例中，初始振蕩信號 CKl為一全振幅正弦信號(full swing sinusoidal signal),而輸出時鐘脈沖信號CK3的 目標責任周期為50%。初始的門檻值的電壓Vdd經由校正后的結果如下:
[0124]VTH3=Vdd/2 Xsin (0.375 Ji) +Vdd/2
[0125]VTH2=Vdd/2 X sin (0.125 n ) +Vdd/2
[0126]VTL3=Vdd/2 X sin (1.375 n ) +Vdd/2 ；以及
[0127]VTL2=Vdd/2Xsin(l.125 n )+Vdd/2。[0128]首先，判斷啟動信號En3和輸出時鐘脈沖信號CK3(步驟S810)。當啟動信號En3 為低電位時和當輸出時鐘脈沖信號CK3尚未開始栓鎖時，維持在步驟S810。當啟動信號 En3變為高電位和輸出時鐘脈沖信號CK3開始栓鎖時，校正單元241判斷是否校正高門檻值 (步驟 S820)。
[0129]當校正高門檻值時，門檻值產生電路240進一步判斷是否先校正第一高門檻值 VTH2(步驟S830)。當先校正第一高門檻值VTH2時，根據一第一預設值，判斷第一邏輯信號 CA3的責任周期(步驟S831)。
[0130]在一實施例中，當期望輸出時鐘脈沖信號的責任周期為50%時，可設定第一預設 值為37.5%。當邏輯信號CA3的責任周期符合37.5%時，校正單元241將不會對初始的第一 高門檻值VTH2進行任何處理。當邏輯信號CA4的責任周期不同于37.5%時，校正單元241 會調整初始的第一高門檻值VTH2，例如增加或減少第一高門檻值VTH2 (步驟S832)，直到第 一邏輯信號CA3的責任周期符合37.5%(步驟S833)。然后，調整后的第一高門檻值VTH2將 儲存在門檻值緩存單元242中(步驟S870)。
[0131]當校正第二高門檻值VTH3時(步驟S830)，根據一第二預設值判斷第三邏輯信號 CA5的責任周期(步驟S840)。
[0132]在一實施例中，當期望輸出時鐘脈沖信號的責任周期為50%時，設定第二預設值 為12.5%。當第三邏輯信號CA5的責任周期符合12.5%時，校正單元241不會對第二高門檻 值VTH3進行任何處理。當第三邏輯信號CA5的責任周期不同于12.5%時，校正單元241會 調整第二高門檻值VTH3 (步驟S841)，直到第三邏輯信號CA5的責任周期符合12.5%(步驟 S842)。然后，調整后的第二高門檻值VTH3會儲存在門檻值緩存單元242中(步驟S870)。
[0133]當校正第一低門檻值VTL2時，根據第一預設值判斷第二邏輯信號CA4的責任周期 (步驟S851)。當第二邏輯信號CA4的責任周期符合37.5%時，校正單元241不會對第一低 門檻值VTL2進行任何處理。當第二邏輯信號CA4的責任周期不同于37.5%時，校正單元 241會調整，亦即增加或減少第一低門檻值VTL2(步驟S852)，直到第二邏輯信號CA4的責 任周期符合37.5%(步驟S853)。然后，調整后的第一低門檻值VTL2會儲存在門檻值緩存單 元242中(步驟S870)。
[0134]當在校正第二低門檻值VTL3時，根據第二預設值判斷第四邏輯信號CA6的責任周 期(步驟S860)。當第二邏輯信號CA4的責任周期符合12.5%時，校正單元241不會對第 二低門檻值VTL3進行任何處理。當第四邏輯信號CA6的責任周期不同于12.5%時，校正 單元241會調整第二低門檻值VTL3(步驟S861)，直到第四邏輯信號CA6的責任周期符合
12.5%(步驟S862)。然后，調整后的第二低門檻值VTL3會儲存在門檻值緩存單元242中 (步驟 S870)。
[0135]本發明的時鐘脈沖信號的倍頻方法及裝置，通過門檻值產生電路來調整至少一低 門檻值和至少一高門檻值，并且至少根據第一控制信號，選擇地傳送至少一低門檻值和至 少一高門檻值的其中一門檻值至數字邏輯模塊。接著，由數字邏輯模塊處理初始振蕩信號 與接收到的門檻值間的比較結果，以及處理初始振蕩信號和一低電位信號間的比較結果， 以更新輸出時鐘脈沖信號。如此一來，便可在維持低功率損耗并維持小面積的情況下，根據 應用的需求來調整輸出時鐘脈沖信號的頻率的大小。
【權利要求】
1.一種時鐘脈沖信號的倍頻方法，其特征在于，包含:提供一初始振蕩信號，并比較該初始振蕩信號和一參考信號，以產生一第一控制信號;至少根據該第一控制信號，選擇一門檻值產生電路的至少一低門檻值和至少一高門檻值中的其中一門檻值；以及由一數字邏輯模塊處理該初始振蕩信號和該選擇的其中一門檻值間的比較結果以及處理該初始振蕩信號和一低電位信號間的比較結果，以輸出一輸出時鐘脈沖信號。
2.如權利要求1所述的時鐘脈沖信號的倍頻方法，其特征在于，該輸出該輸出時鐘脈沖信號的步驟包含:由多個比較器比較該初始振蕩信號和該選擇的其中一門檻值，以及比較該初始振蕩信號和該低電位信號，以產生多個邏輯信號；以及由該數字邏輯模塊處理該些邏輯信號，以輸出該輸出時鐘脈沖信號；其中，當該些邏輯信號的其中一者通過該初始振蕩信號和選擇的該其中一門檻值間的比較結果而更新時，該些邏輯信號中的其余者通過該初始振蕩信號和該低電位信號間的比較結果而更新。
3.如權利要求2所述的時鐘脈沖信號的倍頻方法，其特征在于，更包含:由該門檻值產生電路校正該至少一低門檻值和該至少一高門檻值，該步驟包含:檢測該些邏輯信號的責任周期；以及當該些邏輯信號中至少一者的責任周期不同于相對應的一預設責任周期時，調整該至少一低門檻值和該至少一高門檻值中的至少一者；以及將該至少一低門檻值和該至少一高門檻值中所選擇的該其中一者由數字型態轉換成模擬型態，并輸出轉換后的該。
4.如權利要求3所述的時鐘脈沖信號的倍頻方法，其特征在于，該產生該些邏輯信號的步驟包含:比較該初始振蕩信號和該高門檻值，或比較該初始振蕩信號和該低電位信號，以更新該些邏輯信號中的一第一邏輯信號；以及比較該初始振蕩信號和該低門檻值，或比較該初始振蕩信號和該低電位信號，以更新該些邏輯信號中的一第二邏輯信號；其中，當該第一邏輯信號和該第二邏輯信號的其中一者經由比較該初始振蕩信號與該低門檻值和該高門榲值的相對應其中一者而被更新時，該第一邏輯信號和該第二邏輯信號的另一者經由比較該初始振蕩信號和該低電位信號而被更新。
5.如權利要求3所述的時鐘脈沖信號的倍頻方法，其特征在于，該至少一低門檻值包含一第一低門濫值和一第二低門濫值，該至少一高門濫值包含一第一高門濫值和一第二高門檻值，以及該產生該些邏輯信號的步驟包含:比較該初始振蕩信號和該第一高門檻值，或比較該初始振蕩信號和該低電位信號，以更新該些邏輯信號中的一第一邏輯信號；比較該初始振蕩信號和該第一低門檻值，或比較該初始振蕩信號和該低電位信號，以更新該些邏輯信號中的一第二邏輯信號；比較該初始振蕩信號和該第二高門檻值，或比較該初始振蕩信號和該低電位信號，以更新該些邏輯信號中的一第三邏輯信號；以及比較該初始振蕩信號和該第二低門檻值，或比較該初始振蕩信號和該低電位信號，以更新該些邏輯信號中的一第四邏輯信號；其中，當該些邏輯信號的其中一者經由該初始振蕩信號與該第一低門檻值、該第一高門檻值、該第二低門檻值和該第二高門檻值中相對應的其中一者間的比較而更新時，該些邏輯信號的其余者分別通過該初始振蕩信號和該低電位信號間的比較而更新。
6.如權利要求5所述的時鐘脈沖信號的倍頻方法,其特征在于,該輸出該輸出時鐘脈沖信號的步驟更包含:由一第一反互斥或柵處理該第一邏輯信號和該第三邏輯信號，以輸出一第一子邏輯信號;由一第二反互斥或柵處理該第二邏輯信號和該第四邏輯信號，以輸出一第二子邏輯信號；以及由一第一反及柵處理該第一邏輯信號和該第二子邏輯信號，以輸出該輸出時鐘脈沖信號。
7.如權利要求5所述的時鐘脈沖信號的倍頻方法，其特征在于，該選擇該至少一低門檻值和該至少一高門檻值的其中一門檻值的步驟包含:由一第二反及柵處理一第二控制信號和該第一邏輯信號，以輸出一第一反及柵信號， 其中該第二控制信號由反轉該第一控制信號所產生；由一第三反及柵處理該 第一控制信號和該第二邏輯信號，以輸出一第二反及柵信號； 由一第二反或柵處理該第一反及柵信號和該第二反及柵信號，以輸出一第三控制信號；以及根據該第一控制信號，將該第三控制信號解碼，以輸出一選擇信號，且根據該選擇信號，選擇該第一低門檻值、該第一高門檻值、該第二低門檻值或該第二高門檻值。
8.如權利要求5所述的時鐘脈沖信號的倍頻方法，其特征在于，該選擇該至少一低門檻值和該至少一高門檻值的其中一門檻值的步驟包含:根據該第一控制信號，選擇該第一邏輯信號或該第二邏輯信號作為一第三控制信號；以及根據該第一控制信號，將該第三控制信號解碼，以輸出一選擇信號，以及根據該選擇信號，選擇該第一低門檻值、第一高門檻值、第二低門檻值或該第二高門檻值。
9.一種時鐘脈沖信號的倍頻裝置，其特征在于，包含:一振蕩電路，用以產生一初始振蕩信號；一控制信號產生電路，電性連接該振蕩電路，用以比較該初始振蕩信號和一參考信號， 以產生一第一控制信號；一門檻值產生電路，電性連接該振蕩電路和該控制信號產生電路，用以接收該初始振蕩信號，以及至少根據該第一控制信號，依序輸出至少一高門檻值和至少一低門檻值的其中一門檻值；以及一時鐘脈沖輸出電路，電性連接該振蕩電路、該控制信號產生電路和該門檻值產生電路，該時鐘脈沖輸出電路包含一數字邏輯模塊，其中該數字邏輯模塊處理該初始振蕩信號和輸出的該其中一門檻值間的比較結果，以及處理該初始振蕩信號和一低電位信號間的比較結果，以更新一輸出時鐘脈沖信號。
10.如權利要求9所述的時鐘脈沖信號的倍頻裝置，其特征在于該門檻值產生電路更包含:一校正單元，電性連接該振蕩電路和該時鐘脈沖輸出電路，用以選擇地調整該至少一低門檻值和該至少一高門檻值；以及一數字模擬轉換器，用以選擇地將該至少一低門檻值和該至少一高門檻值的其中一門檻值由數字型態轉換成模擬較型態，并將轉換后的該其中一門檻值輸出至該時鐘脈沖輸出電路。
11.如權利要求10所述的時鐘脈沖信號的倍頻裝置，其特征在于該時鐘脈沖輸出電路更包含:多個比較器，電性連接該數字模擬轉換器和該振蕩電路，用以比較該初始振蕩信號和該輸出的低門檻值，或比較該初始振蕩信號和該輸出的高門檻值，以及比較該初始振蕩信號和至少一低電位信號，以產生多個邏輯信號；以及該倍頻裝置，更包含:多個取樣保持電路，連接于該數字模擬轉換器和該些比較器，用以非同步地提供一路徑，通過該路徑，該數字模擬轉換器傳輸該輸出的門檻值或該輸出的高門檻值至該相對應的比較器。
12.如權利要求11所述的時鐘脈沖信號的倍頻裝置，其特征在于該控制信號產生電路包含:一控制比較器，連接于該振蕩電路，用以比較該初始振蕩信號和該參考信號，以輸出該第一控制信號；以及一反向元件，連接于該控制比較器，用以將該第一控制信號反向，以輸出一第二控制信`號。
13.如權利要求12所述的時鐘脈沖信號的倍頻裝置，其特征在于該門檻值產生電路更包含:一儲存單元，連接于該校正單元和該數字模擬轉換器，用以儲存該高門檻值和該低門檻值，并根據該第一控制信號，輸出該儲存的高門檻值或該低門檻值至該相對應的比較器。
14.如權利要求11所述的時鐘脈沖信號的倍頻裝置，其特征在于該些比較器包含一第一比較器和一第二比較器，該第一比較器比較該初始振蕩信號和該高門檻值，或比較該初始振蕩信號和該低電位信號，以產生該些邏輯信號中的一第一邏輯信號，該第二比較器比較該初始振蕩信號和該低門檻值，或比較該初始振蕩信號和該低電位信號，以產生該些邏輯信號中的一第二邏輯信號，該數字邏輯模塊包含一反或柵，以及該反或柵接收該第一邏輯信號和該第二邏輯信號，以更新該輸出時鐘脈沖信號。
15.如權利要求11所述的時鐘脈沖信號的倍頻裝置，其特征在于該至少一高門檻值包含一第一高門檻值和一第二高門檻值，該至少一低門檻值包含一第一低門檻值和一第二低門檻值，以及該些比較器包含:一第一比較器，用以比較該初始振蕩信號和該第一高門檻值，或比較該初始振蕩信號和該低電位信號，以輸出該些邏輯信號中的一第一邏輯信號；一第二比較器，用以比較該初始振蕩信號和該第一低門檻值，或比較該初始振蕩信號和該低電位信號，以產生該些邏輯信號中的一第二邏輯信號；一第三比較器，用以比較該初始振蕩信號和該第二高門檻值，或比較該初始振蕩信號和該低電位信號，以輸出該些邏輯信號中的一第三邏輯信號；以及一第四比較器，用以比較該初始振蕩信號和該第二低門檻值，或比較該初始振蕩信號和該低電位信號，以輸出該些邏輯信號中的一第四邏輯信號；其中，當該第一比較器、該第二比較器、該第三比較器和該第四比較器中的其中一者比較該初始振蕩信號和相對應的該選擇的門檻值時，該第一比較器、該第二比較器、該第三比較器和該第四比較器中其余者分別比較該初始振蕩信號和該低電位信號。
16.如權利要求15所述的時鐘脈沖信號的倍頻裝置，其特征在于該數字邏輯模塊包含:一第一反互斥或柵，連接于該第一比較器和該第三比較器，用以接收該第一邏輯信號和該第三邏輯信號，以輸出一第一子邏輯信號；一第二反互斥或柵，連接于該第二比較器和該第四比較器，用以接收該第二邏輯信號和該第四邏輯信號，以輸出一第二子邏輯信號；以及一第一反及柵，連接于該第一反互斥或柵和該第二反互斥或柵，用以接收該第一子邏輯信號和該第二子邏輯信號，以輸出該輸出時鐘脈沖信號。
17.如權利要求15所述的時鐘脈沖信號的倍頻裝置，其特征在于該門檻值產生電路更包含:一儲存單元，電性連接該校正單元和該數字邏輯轉換器，用以儲存該第一低門檻值、該第一高門檻值、該第二低門檻值和該第二高門檻值，并且根據一選擇信號，選擇地輸 出該第一低門檻值、該第一高門檻值、該第二低門檻值或該第二高門檻值至該數字模擬轉換器；以及一門檻選擇單元，電性連接于該儲存單元，該控制信號產生電路、該第一比較器和該第二比較器，用以根據該第一邏輯信號、該第二邏輯信號和該第一控制信號，提供該選擇信號。
18.如權利要求17所述的時鐘脈沖信號的倍頻裝置，其特征在于該門檻選擇單元包含:一多工器，電性連接于該第一比較器、該第二比較器和該控制信號產生電路，用以根據該第一控制信號，選擇該第一邏輯信號或該第二邏輯信號作為一第三控制信號；以及一解碼器，電性連接于該多工器和該控制信號產生電路，用以根據該第一控制信號，將該第三控制信號解碼，以輸出該選擇信號。
19.如權利要求17所述的時鐘脈沖信號的倍頻裝置，其特征在于該門檻選擇單元包含:一第二反及柵，電性連接于該控制信號產生電路和該時鐘脈沖輸出電路，用以接收一反向的第一邏輯信號和一第二控制信號，以輸出一第一反及柵信號，其中該第一邏輯信號經由反向而產生該反向的第一邏輯信號，以及該第一控制信號經由反向后產生該第二控制信號;一第三反及柵，電性連接該控制信號產生電路和該時鐘脈沖輸出電路，用以接收該第二邏輯信號和該第一控制信號，以輸出一第二反及柵信號；一反或柵，電性連接于該第二反及柵和第三反及柵，用以接收該第一反及柵信號和該第二反及柵信號，用以輸出一第三控制信號；以及一解碼器，電性連接于該反或柵和該控制信號產生電路，用以根據該第一控制信號，將該第三控制信號解碼，以輸出該選擇信號。
20.如權利要求11所述的時鐘脈沖信號的倍頻裝置，其特征在于該門檻值產生電路通過一校正流程，校正該至少一低門檻值和該至少一高門檻值，以及該校正流程包含:檢測該些邏輯信號的責任周期；以及 當該些邏輯信號中至少一者的責任周期不同于相對應的一預設責任周期時，調整該至少一高門檻值和/或該至少一低門檻值。
【文檔編號】H04L7/02GK103532694SQ201310101441
【公開日】2014年1月22日 申請日期:2013年3月27日 優先權日:2012年7月6日
【發明者】林松生 申請人:矽統科技股份有限公司