專利名稱：成像元件和相機系統的制作方法
技術領域：
本發明涉及如CMOS (互補金屬氧化物半導體)圖像傳感器的成像元件和相機系統。
背景技術：
近年來，在醫療和生物工藝學的領域中，已經進行了從生物體發射的熒光和微光的有力的測量和成像。這種成像比可用的普通成像器要求高得多的靈敏度和更低的噪聲。例如，使用能夠倍增模擬電荷的EM-CCD (電子倍增電荷耦合器件)。同時，日本專利公開N0.1995-67043提出一種使用時分光子計數的成像元件。該技術設計來確定對于每個給定時間段入射在光電二極管上的光子的存在或不存在作為二進制值，并且匯集(compile)通過重復該處理多次獲得的結果以獲得二維成像數據。S卩，該成像元件每個給定時間段感測來自光電二極管的信號。只要在該時間段期間一個或多個光子入射，連接到每個像素的計數器遞增1，而不管入射光子的數量。當光子入射到光電二極管上的頻率沿時間軸是隨機的時，入射光子的實際數量和計數符合泊松分布(Poisson distribution)。因此，當光子的入射頻率低時,入射光子的實際數量和計數是近似線性關系。另一方面，當光子的入射頻率高時，可以以全面的方式校正關系。由于其完全消除讀取噪聲的能力，這種成像元件特別適于成像微光。這種光子計數通常通過電荷倍增來實現。例如，日本專利公開N0.1995-67043假設雪崩二極管用于倍增電荷。雪崩二極管將入射到光接收表面的光子轉換為光電子，并且進一步加速光電子穿過高壓以通過撞擊重復二次電子的生成，因此倍增信號電荷。這提供其電平足夠大到用于入射光子的檢測的信號。使用光子計數的成像元件幾乎不受從一個器件到另一個器件在靈敏度上的變化的影響。因此，可以通過安排這種成像元件來形成成像表面。預期這種成像元件使用在各種應用中,包括通過將其與閃爍體(scintillator)結合使用的超低曝光X射線放射成像。
發明內容
順帶提及，通過電子加速、電荷倍增的實現通常要求非常高的電壓，因此要求半導體制造的特殊工藝。此外，如果用例如雪崩二極管對于每個像素執行電荷倍增，則使用高壓使得其難以將像素與其鄰近像素電隔離。結果，該技術在小型化像素方面是不利的。另一方面，在傳送期間的模擬信號的倍增使其自身成為新的噪聲。這也導致各器件之間的非常大的變化。對上述問題的可能的解決方案將是在每個像素中提供放大器而不是倍增電荷，使得通過將放大器的輸入電容減少到盡可能低的程度，可以從單個光電子獲得大電平的信號。圖1是圖示具有放大器的像素的電路配置示例的圖。單位像素電路PXl包括光電二極管1、傳送晶體管2、重置晶體管3、放大晶體管4、存儲節點5和浮置擴散(FD)節點6。傳送晶體管2使其柵極電極連接到傳送線7，并且重置晶體管3使其柵極電極連接重置線8。放大晶體管4使其柵極電極連接到FD節點6。在像素電路PXl中，入射到像素的硅基底上的光生成電子空穴對。這些對中的電子通過光電二極管I存儲在存儲節點5中。當傳送晶體管2在給定定時導通時，電子傳送到FD節點6，因此驅動放大晶體管4的柵極。這考慮了信號電荷作為信號被讀取到像素輸出9，其是放大晶體管4的源極。當像素輸出9經由恒流電路或電阻元件(未示出)接地時，像素輸出9用作源極跟隨器。當同時導通并與傳送晶體管2并聯時，重置晶體管3從光電二極管I提取電子，并且將其注入電源，因此將像素重置為存儲電子之前的暗狀態，即，沒有入射光子的狀態。為了減少FD節點6的電容，已有的通常做法是減少FD節點6的擴散層的電容、或連接傳送晶體管的擴散層和放大晶體管4的柵極的布線的電容，這要歸功于引入布局和制造步驟中的新的構思。然而，只有這些電容減少不能實現顯著效果，并且不足以允許單個光電子的檢測。FD節點的電容包括前面所述的布線電容和擴散層電容。然而，假設這些電容通過引入布局的新的構思和半導體縮微成像技術的進步而減少，最終保留的是放大晶體管4自身的柵極電容。該電容占FD節點的寄生電容的大部分。放大晶體管的尺寸減少越多，輸出隨機噪聲變得越大，因此限制了該部分可以最小化的程度。本發明提供一種成像元件和相機系統，其能夠顯著減少放大晶體管的有效柵極電容，而不改變其柵極面積，以便顯著減少整體寄生電容。一種成像元件包括放大晶體管。來自光電二極管的信號電荷可傳送到放大晶體管的柵極，光電二極管在半導體基底內。放大晶體管的源極和漏極與半導體基底電隔離，其中，源極在阱內，或者源極和漏極在絕緣體上的硅層內。本發明提供放大晶體管的顯著減少的柵極電容，而不改變其柵極面積，以便顯著減少整體寄生電容。
圖1是圖示具有放大器的像素的電路配置示例的圖；圖2是圖示根據本發明第一實施例的CMOS圖像傳感器(成像元件)的配置示例的圖；圖3是圖示根據第一實施例的像素電路配置的示例的圖；圖4A到4D是用于重置圖3所示的像素電路、存儲電荷到圖3所示的像素電路和從其讀取電荷的時序圖；圖5是圖示根據第一實施例的像素電路的剖面結構的示例的圖；圖6是圖示具有圖3和4所示的根據第一實施例的像素電路的像素部分的布局示例的圖；圖7A和7B是用于描述根據第一實施例的像素電路的制造方法的第一圖；圖8A和SB是用于描述根據第一實施例的像素電路的制造方法的第二圖；圖9是用于描述根據第一實施例的像素電路的制造方法的第三圖；圖10是圖示具有自參考(self-referencing)能力的感測電路的示例的電路圖；圖1lA到IlD是時序圖，通過以圖3所示的像素作為示例，用于描述使用圖10所示的具有自參考能力的感測電路的讀取操作的示例；圖12是圖示根據第二實施例的像素電路配置的示例的圖；圖13是圖示根據第二實施例的像素電路的剖面結構的示例的圖；圖14是圖示根據第三實施例的像素電路配置的示例的圖；圖15是圖示根據第四實施例的像素電路配置的示例的圖；以及圖16是圖示對其應用根據本發明各實施例的固態成像元件的相機系統的示例的圖。
具體實施例方式下面將參考附圖給出本發明的各實施例的描述。應該注意，將按照下面的順序給出描述:1.根據本發明各實施例的成像元件的特征的概述2.第一實施例(成像元件的第一配置示例)3.第二實施例(成像元件的第二配置示例)4.第三實施例(成像元件的第三配置示例)5.第四實施例(成像元件的第四配置示例)6.第五實施例(相機系統)〈1.根據本發明各實施例的成像元件的特征的概述>在本發明各實施例中，以朝向實現快速并行讀取的觀點，實現作為使用光子計數的全數字圖像傳感器的、成像元件(CMOS圖像傳感器)的優化配置。首先，每個像素輸出在特定時段期間的入射光子的存在或不存在作為電信號。感測電路在一幀時間段內多次接收其結果，并且確定每個結果為兩個二進制值之一。成像元件匯集結果以生成例如每個像素的灰度級數據。 基于該基本配置，根據本發明各實施例的成像元件具有下述特征配置。根據本發明各實施例的成像元件具有這樣的配置，其基于像素的FD節點電容的構成組件，允許顯著減少利用場效應晶體管(FET)形成的放大晶體管的柵極電容，而不改變其柵極面積。
在本發明各實施例中，通過關注以下事實實現了下面的實施例，S卩，該電容獨立于源極跟隨器的增益和基底的性質(b ehav i or )。在第一實施例中，源極跟隨器輸出和放大晶體管基底使用內埋光電二極管在像素中連接，因此抑制基底偏置效應，并且使得增益接近I。然后，放大晶體管柵極和基底的電勢被一起調制。這確保放大晶體管的柵極電容的有效顯著減少。此外，在第一實施例中實現這樣的電路，其在采用上述配置的同時將面積的增加保持為最小。在第二實施例中，放大晶體管在使用內埋光電二極管的像素中具有SOI (絕緣體上的娃(silicon-on-1nsulator))結構，因此使得其基底進入浮置狀態。在這種結構中，基底完全耗盡。結果，其電勢隨同源極的電勢調制。同時，基底偏置效應被抑制，使得增益接近I。基于相同原理，可以有效地顯著減少放大晶體管的柵極電容。具有上述配置的本發明各實施例有助于顯著減少像素的放大晶體管的輸入電容，因此即使在單個光子的情況下也提供可檢測的像素輸出。這使得可能實現使用時分光子計數的成像器，因此考慮到微光束的成像和利用并排安排的多個成像器的大規模成像。此外，由于優化的電路配置，由不包括光電二極管的一組電路占據的面積的增加保持最小，因此保持開口比(aperture ratio)高。此外，本發明即使在應用于普通CMOS成像器時也可以提供顯著改進的靈敏度。下面將給出CMOS圖像傳感器(即，具有上述特征的根據本發明各實施例的成像元件)的詳細描述。<2.第一實施例>圖2是圖示根據本發明第一實施例的CMOS圖像傳感器(成像元件)的配置示例的圖。[整體配置的概述]本CMOS圖像傳感器100包括像素陣列部分110、感測電路部分120、輸出信號線組
130、傳送線組140和確定結果匯集電路部分150。在本CMOS圖像傳感器100中，如稍后描述的，在多個像素之間共享一個感測電路。因此，各像素塊160形成在本CMOS圖像傳感器100中，每個像素塊具有由輸出信號線131連接到選擇電路121的相同列中的多個像素DPX。盡管在圖2中描繪了像素塊160 - O到160 - 3，但是在像素陣列部分110中可以存在額外的像素塊160。此外，CMOS圖像傳感器100包括行驅動電路170和行控制線組180，適用于驅動像素陣列部分110的像素DPX，使得電信號從像素DPX輸出到輸出信號線131。在像素陣列部分110中，多個數字像素DPX以行和列的矩陣形式安排。每個數字像素DPX具有光電轉換元件，并且能夠響應于入射光子輸出電信號。然后，形成各像素塊160，每個像素塊具有相同列中的多個像素DPX和選擇電路，如前所述。CMOS圖像傳感器100包括電路塊CBLK。相同塊CBLK在每個給定時段確定通過每個輸出信號線131傳輸的電信號作為二進制值，并且多次匯集每個像素的結果以生成二維成像數據。CMOS圖像傳感器100對多個像素并且對于本發明各實施例中的多個像素塊160的每個，多次匯集確定結果，因此得出入射到用作光接收部分的像素陣列部分110上的光子的數量。CMOS圖像傳感器100還能夠通過將多個像素的計數結果相加來擴展光子計數的動態范圍。像素陣列部分110、感測電路部分120和確定結果匯集部分150安排在電路塊CBLK 中。感測電路部分120包括感測電路121。感測電路部分120的感測電路121與像素塊160相關聯。盡管在圖2中描繪了感測電路121-0到121-3，但是在感測電路部分120中的額外的感測電路121在本發明的范圍內。如圖2所示，感測電路121 — 0使其輸入連接到輸出信號線131 — 0，構成像素塊160 — 0的所有像素(即，像素DPX-OiO到DPX-p:0)的輸出連接到該信號線131 — O。SP，像素DPX-O = O到DPX-p:0共享單個感測電路121 — O。應當注意，每個像素塊160中的預定數量的像素DPX設為例如128。在該情況下，p是0到127的任一，并且像素塊160 - 0包括像素DPX-O = O到DPX_127:0。感測電路121 — I使其輸入連接到輸出信號線131 — I,構成像素塊160 — I的所有像素(即，像素DPX-0:1到DPX-p:1)的輸出連接到該信號線131-1。即，像素DPX-O:1到DPX-p:1共享單個感測電路121 — I。像素塊160 — I包括例如128個像素DPX-O:1到DPX-127:1。感測電路121 - 2使其輸入連接到輸出信號線131 - 2，構成像素塊160 — 2的所有像素(即，像素DPX-0:2 |lj DPX-p:2)的輸出連接到該信號線131 — 2。即，像素DPX-0:2到DPX-p: 2共享單個感測電路121 — 2。像素塊160 - 2包括例如128個像素DPX-0:2到DPX-127:2。感測電路121 - 3使其輸入連接到輸出信號線131 - 3，構成像素塊160 — 3的所有像素(即，像素DPX-0:3至Ij DPX-p:3)的輸出連接到該信號線131 — 3。S卩，像素DPX-0:3到DPX-P: 3共享單個感測電路121 — 3。像素塊160 — 3 包括例如 128 個像素 DPX-0:3 |lj DPX_127:3。在感測電路部分120中，安排感測電路使得多個像素共享其它像素塊中的感測電路(未示出)。確定結果匯集電路部分150能夠多次匯集感測電路121 - 0到121 - 3的確定結果，以便生成例如具有灰度級的二維成像數據。可替代地，確定結果匯集電路部分150將多個像素的計數結果相加，因此考慮到通過將這些像素的組當作單位光子接收表面，以寬動態范圍成像。即，確定結果匯集電路部分150能夠通過對于多個像素并且對于本發明各實施例中的多個像素塊160-0到160-3及更多的每個多次匯集確定結果，導出入射在用作光子接收部分的像素陣列部分110上的光子的數量。確定結果匯集電路部分150包括寄存器151 — 0到151 — 3、選擇電路152、計數電路153和存儲器154。
寄存器151 — O到151 — 3保持通過傳送線141 一 O到141 一 3傳送的感測電路121 - O到121 - 3的確定值。選擇電路152順序選擇寄存器151 — O到151 — 3的輸出，以便將由寄存器151 —O到151 - 3保持的確定值提供到計數電路153。計數電路153對通過逐行選擇讀取、并經由選擇電路152傳送的多個像素(在該示例中為4個)的確定值計數，將每個像素的計數結果存儲在存儲器154中。可替代地，計數電路153將多個像素的計數結果相加并將相加結果存儲在存儲器154 中。計數電路153從存儲器154加載之前讀取的像素數據。根據本第一實施例的確定結果匯集電路部分150包括在多個寄存器152 - O到152 - 3之間共享的單個計數電路153。換句話說，計數電路153在根據本第一實施例的CMOS圖像傳感器100中的多個感測電路121 - O到121 - 3之間共享。根據本實施例的CMOS圖像傳感器100配置為包括前面描述的特征配置。S卩，配置CMOS圖像傳感器100，使得每個感測電路在多個像素之間共享并由多個像素循環讀取，因此考慮到使用更小的像素同時確保曝光時間。此外，配置CMOS圖像傳感器100，使得計數電路在多個感測電路之間共享，因此允許在電路規模和處理速度之間靈活優化。此外，CMOS圖像傳感器100能夠通過將多個像素的計數結果相加來擴展光子計數的動態范圍。[與數字像素有關的能力]這里將給出數字像素DPX的配置示例的描述。數字像素(以下可以簡稱為像素)DPX每個具有光電轉換元件，并且響應于光子的入射而輸出電信號。作為成像元件的CMOS圖像傳感器100不僅能夠重置，而且能夠讀取像素DPX。結果，相同傳感器100可以在任意定時重置和讀取像素DPX。像素DPX重置為沒有入射光子的狀態。每個像素DPX應當優選包括鏡頭，并且根據需要，包括它們的光接收表面上的濾色鏡。盡管像素的這些基本能力類似于普通像素的，但是它們的輸出不需要像模擬輸出應當的一樣精確或線性。這里將給出數字像素配置的示例。圖3是圖示根據第一實施例的像素電路配置的示例的圖。圖3圖示其中單位像素DPX包括三個晶體管的像素電路的示例。在根據本第一實施例的單位像素中，放大晶體管由P型FET(場效應晶體管)(PM0S(正溝道金屬氧化物半導體)晶體管)形成。單位像素DPXA包括光電二極管111、傳送NMOS晶體管112、重置NMOS晶體管113、放大PMOS晶體管114、存儲節點115和FD (浮置擴散)節點116。傳送NMOS (負溝道金屬氧化物半導體)晶體管112使其柵極電極連接到用作行控制線的傳送線181。重置NMOS晶體管113使其柵極電極連接到用作行控制線的重置線182。
放大PMOS晶體管114使其柵極電極連接到FD節點116。輸出信號線131連接到PMOS晶體管114的源極114S和接觸區214。在本第一實施例中，放大PMOS晶體管114使其源極114S通過接觸區214連接到n阱206。放大PMOS晶體管114使其漏極114D連接到參考電勢VSS (例如，地GND)。在單位像素DPXA中，入射在像素的硅基底上的光產生電子空穴對。這些對中的電子通過光電二極管111存儲在存儲節點115中。當傳送NMOS晶體管112在給定定時導通時，電子傳送到FD節點116，因此驅動放大PMOS晶體管114的柵極。另一方面,使其漏極連接到電源電勢VDD的重置NMOS晶體管113用于重置像素。放大PMOS晶體管114使其漏極114D接地，并且使其源極114S通過接觸區214連接到n阱206。源極114S還連接到輸出信號線131。輸出信號線131在安排在列方向上的多個像素之間共享。輸出信號線131經由恒流電路190連接到電源。這考慮到放大PMOS晶體管114用作源極跟隨器。S卩,傳送到FD節點116的信號電荷作為信號輸出到輸出信號線131。下面將給出將電荷存儲在根據本實施例的像素電路中以及從其讀取電荷的具體描述。圖4A到4D是用于重置圖3所示的像素電路、將電荷存儲在其中以及從其讀取電荷的時序圖。圖4A圖示重置線182的信號電勢，圖4B圖示傳送線181的電勢，圖4C圖示FD節點116的電勢，并且圖4D圖示放大PMOS晶體管114的源極114S的電勢。在存儲電荷之前，首先重置像素。當重置像素時，重置線182和傳送線181上拉到高電平。這導通重置NMOS晶體管113和傳送NMOS晶體管112。該操作傳輸1.8V的電源電壓到存儲節點115。結果，存儲節點115的電勢上升，導致其中存儲的電子被提取。特別是在HAD (空穴累積二極管)結構中，存儲節點115利用夾在p型層之間的薄n型層形成。其電子完全放電，因此完全耗盡存儲節點115。然后，傳送線181下拉到低電平。這截止傳送NMOS晶體管112，使得存儲節點115進入浮置狀態，并且啟動新的電荷存儲循環。在電荷存儲期間，另一方面，重置線182保持在高電平，保持在未選擇的像素的重置NMOS晶體管113上。結果，連接到放大PMOS晶體管114的柵極的FD節點116保持在電源電壓。這使未選擇的像素的放大PMOS晶體管114保持截止。接著將給出讀取存儲的電荷的描述。首先，選擇的行中的重置線182下拉到低電平，截止重置NMOS晶體管113。此時，FD節點116耦合到重置NMOS晶體管113的柵極。這導致FD節點116電勢改變，例如從1.8V到0.8V，使得相同節點116進入浮置狀態。結果，放大PMOS晶體管114導通。這里，連接到恒流電路190的輸出信號線131和放大PMOS晶體管114構成源極跟隨器電路。用作源極跟隨器電路的輸入的FD節點116的電勢Vfd、和用作輸出信號線131的輸出的輸出信號線131的電勢Vsl，是接近線性關系，并且變化比接近I。S卩，令恒流電路190的電流用i表示，理想地，下面的等式成立:[等式I]i=(l/2) * β * (Vfd-Vth-VsI)2//β 為常數這里，(Vfd-Vth-Vsl)常數。因此，在增益接近I的情況下，FD節點116的電勢Vfd的變化反映在輸出信號線131的電勢Vsl中。S卩，當放大PMOS晶體管114導通時，FD節點116的電勢的變化反映在輸出信號線131的電勢的變化中。這里，第一次讀取電荷(讀取I)。出現在輸出信號線131上的電勢暫時由感測電路121保持。接著，傳送線181上拉到高電平，導通傳送NMOS晶體管112。結果，FD節點116耦合到存儲節點115，導致FD節點116的電勢上升。這導致存儲節點115中存儲的電子流入FD節點116中。此時，如果FD節點116的電勢足夠高，則存儲節點115中存儲的所有電子流入FD節點，因此完全耗盡存儲節點115。然后，傳送線181下拉到低電平，截止傳送NMOS晶體管112。結果，與傳送線被驅動前相比，FD節點116的電勢下降了信號電荷。S卩，在不存在入射光子時，FD節點116的電勢下降回到大約0.8V。然而，如果作為入射光子的結果已經產生光電子，則FD節點116的電勢根據光電子的數量下降。結果，電勢下降到例如0.7V。這反映在用作源極跟隨器的輸出的輸出信號線131中。這里，第二次讀取電荷(讀取2)。由感測電路121保持的信號與當前讀取的信號比較，以確定入射光子的存在或不存在。每個像素的曝光時段是重置和讀取操作之間的時段。更精確地，曝光時間在重置操作后傳送NMOS晶體管112截止時開始，并且在傳送NMOS晶體管112對于讀取操作導通時結束(Τ3)。在該時段期間，如果作為在光電二極管111上光子入射的結果形成電荷，該電荷被感測電路121檢測為與第二次讀取的信號的差。在如上所述的像素配置中，構成源極跟隨器的放大PMOS晶體管114的η阱206連接到放大晶體管114的源極114S。這確保基底不受基底偏置效應影響，因此使得增益更接近I。同時，放大PMOS晶體管114的柵極和基底的電勢一起調制，因此使得FD節點116中的放大PMOS晶體管114的有效柵極電容接近零，并且有助于顯著減少其整體寄生電容。S卩，到FD節點116的最少數量的光電子的傳送給像素提供大的輸出幅度。應當注意，在普通源極跟隨器中，放大晶體管的源極輸出到其基底的連接在本質上已經是用于增加輸出增益的常用做法。然而，在本實施例中進行該連接以將像素的FD節點電容減少到極端最小，以便檢測非常微小的電荷，例如，小到一個光子的電荷。為此，具有大的寄生電容的光電二極管111不電容耦合到FD節點116。
更具體地，光電二極管111和FD節點116通過傳送晶體管112隔離。此外，光電二極管111是例如以HAD結構為典型的內埋光電二極管。在這種結構中，重置操作從光電二極管111的存儲節點115將所有電子放電，因此完全耗盡存儲節點115。結果，其電勢上升到例如僅僅0.4V。在讀取操作期間這也成立。當作為傳送晶體管112導通的結果所有電荷傳送到FD節點116時，在光電二極管111和FD節點116之間保持電勢差，因此防止二者相互電容耦
八
口 o如上所述將FD節點電容減少到極端最小導致在本質上電容的大的制造變化。因此，如果像素輸出被當作模擬數據，則該變化將照原樣轉換為信號變化。然而，如果將對于特定時段的入射光子的存在或不存在確定為二進制值，并且如果匯集這些結果以獲得成像灰度級，則只要確保足夠用于確定的信號電平，FD節點電容的變化就不反映在得到的信號中。S卩，總的像素輸出直接反映入射光子計數，其將不由于制造工藝而變化。在上述示例中，放大晶體管114的導通/截止操作通過與重置晶體管113的柵極的耦合來控制。盡管這對于簡化布線是有效的，但是如果需要，則可以適當地驅動重置晶體管113的漏極113D。例如，當沒有選擇像素時，漏極113D的電勢可以上升，并且FD節點116的電勢也可上升到較高電平。這完全防止了當沒有選擇像素時來自放大晶體管114的任何漏電流，因此抑制了由未選擇像素在輸出信號線上產生的不希望的噪聲。圖5是圖示根據第一實施例的像素電路的剖面結構的示例的圖。圖5所示的像素電路200包括在晶片上外延形成的薄n型層201。像素的p阱區202形成在n型層201上。構成像素的各元件形成在p阱區202中。在光電二極管111中，p型層204形成在n型存儲層203的表面上。結果，光電二極管111是所謂的“內埋光電二極管”，其信號電荷存儲層在沿著基底深度的方向上夾在相反傳導類型的兩層之間。在本示例中，光電二極管111具有HAD結構，其中n型存儲層203夾在表面上的p型層204和基底的p阱202之間。傳送晶體管112是使用p阱202作為其基底的NMOS晶體管。傳送晶體管112將光電二極管111中存儲的電荷傳送到放大晶體管114的柵極和包括n型擴散層205的FD節點116。放大晶體管114是使用在p阱202中形成的n阱206作為其基底的PMOS晶體管。P講202接地，而n講206 —直正向偏置(forwardly biased)。因此,兩個講相互電隔離。放大晶體管114使其漏極114D接地，并且使其源極114S連接到n阱206。結果，源極114S形成像素輸出。此外，重置NMOS晶體管113形成在像素電路200中。重置NMOS晶體管113使用p阱202作為其基底。取決于像素是否被選擇，重置晶體管113使其漏極113D連接到電源，或適當地由外圍電路驅動。內埋氧化膜207用作元件到元件隔離層，適于防止光電二極管111的η型存儲層203和η阱206之間的信號泄漏。內埋氧化膜207在底部和側面用高濃度P型層208覆蓋。如上所述，使用P阱202作為基底，形成光電二極管111和傳送NMOS晶體管112。此外，使用在P阱202中提供的η阱206層作為基底，形成放大PMOS晶體管114。上述像素結構設計為利用最小占據面積來將放大晶體管114的基底與其它元件隔離。這考慮到放大晶體管114的源極輸出和基底之間的連接，因此有助于顯著減少FD節點的有效寄生電容。圖6是圖示具有圖3和4Α到4D所示的根據第一實施例的像素電路的像素部分的布局示例的圖。每個像素電路200Α包括光電二極管111、傳送晶體管112、重置晶體管113和放大晶體管114。放大晶體管114的活性區形成在η阱206中，因此將該活性區與其它元件的基底電隔離。接著將參考圖7Α和7Β、8Α和8Β以及9，給出根據本第一實施例的像素電路的制造方法。為了將放大晶體管114與光電二極管111和傳送晶體管112電隔離，在基底中形成元件到元件隔離內埋擴散層208和溝槽隔離部分/內埋氧化膜207。更具體地，如圖7Α所示，P型元件到元件隔離內埋擴散層208和溝槽隔離部分/內埋氧化膜207形成在圖中的右邊緣，在薄η型外延基底210的主側211上。接著，如圖7Β所示，在不同深度將用于P阱202的硼注入(植入)三次。在第一次植入中，深深地植入硼以便形成P阱202的底部部分202 — I。在第二次植入中，不太深地并選擇性地植入硼以便圍繞光電二極管111形成外圍部分P阱202 - 2。此時，在光電二極管111的區域中不注入硼。在第三次植入中，將硼選擇性地植入主側211的表面附近的區域中以便形成P阱203。此時，不將硼注入光電二極管111或η阱206中。接著，如圖8Α所示，將用于η阱206的磷植入元件到元件隔離內埋擴散層208和溝槽隔離部分/內埋氧化膜207之間的區域。此外，用于濃度調整的η型離子(磷)根據需要植入光電二極管111的區域中。接著，如圖SB所示，離子通過熱處理擴散和激活，以形成P阱202、η阱206和光電二極管111。然后，如圖9所示，放大晶體管114、重置晶體管113和傳送晶體管112的源極(S)、漏極(D)和柵極(G)以及HAD結構的P型擴散層形成為上層元件。如上所述制造根據本實施例的像素電路。接著將給出根據第一實施例的CMOS圖像傳感器100的操作的一般概述的描述。如前所述，每個像素塊160 (160 - 0到160 — 3和更多之一)包括128個數字像素DPX和選擇電路。選擇電路選擇128個數字像素DPX之一以進行重置和讀取操作。在本示例中，根據由行驅動電路170驅動的行控制線181和182選擇像素塊160
中的像素之一。
在讀取操作期間，入射到選擇的像素上的光子的存在或不存在，作為電信號輸出到輸出信號線131(131 - 0到131 — 3和更多)，使得該信號被確定為二進制值。感測電路121 (121 - 0到121 - 3)在存在入射光子時確認“1”，并且在不存在入射光子時確認“0”作為確定值，并且鎖存該值。感測電路121 (121 - 0到121 - 3)的確定值首先傳送到寄存器151 (151 — 0到 151 — 3)。計數電路153在四個像素塊160 - 0到160 — 3之間共享。相同電路153經由選擇電路152對通過逐行選擇從四個像素讀取的確定值順序地計數。然后，每個像素的計數值存儲在存儲器154中。S卩，之前讀取的像素數據從存儲器154加載到計數電路153中。這里，當“I”存儲在寄存器151 (151 — 0到151 — 3)中時，“I”加到計數電路153。另一方面，當“0”存儲在寄存器151中時，計數電路153的計數值不更新。然后，計數電路153的值寫回到存儲器154，因此完成對一個像素的計數。該處理對四個像素順序重復。在計數期間，像素塊160 (160 - 0到160 — 3之一)和感測電路121 (121 — 0到121 - 3)可以同時對下一行進行讀取和確定操作。這種數字讀取例如每幀時段進行1023次，因此對每個像素產生10位灰度級數據。此時,計數電路153是10位寬。另一方面，因為(128X4)個像素的每個具有10位數據，所以存儲器154為512位。S卩，本CMOS圖像傳感器100用作為以唯一配置陣列排列的光子計數器。如果通過將多個像素的計數結果相加來擴展動態范圍，則執行下面的控制。例如，當成像單元包括4X4像素時，每個成像單元中的像素數據存儲在存儲器154的相同地址中。這考慮到16個像素的入射光子的計數值經由存儲器154在計數電路153中相加。此時，總計數增加16倍。結果，計數電路153要求14位。另一方面，存儲器154的地址數量減少到1/16或1/32，其中每個地址存儲14位值。因此，存儲器154總共要求448位。可替代地，如果只對入射在整個光接收表面上的光子的總數計數，則不必需要存儲器，因為計數電路153只需要保持數據。在該情況下，計數器要求19位以處理512個像素的10位數據。因此，計數電路153和存儲器154的要求的大小依賴于應用而變化。可替代地，如果根據應用切換從所有像素的二維成像到所有像素的相加的能力，則計數電路153應當是14位寬，其中在存儲器154中使得14位可用于(128X4)個像素的每個。此外，電路塊CBLK應當能夠處理達4X4個像素的加法。為了將所有像素相加，電路塊CBLK只需要首先相加4X4個像素，其中在輸出電路中提供分開的加法器，使得加法器將來自存儲器154的多個輸出值求和。在該情況下，輸出部分中的加法器只需要具有當不進行預先加法時要求的處理能力的1/16，因此不要求高速處理。順帶提及，當從本實施例中使用的數字像素讀取數據時，在感測期間應當優選使用自參考(self-referencing)能力，以便抵消從一個像素到另一像素的輸出的變化。例如，當從各像素讀取數據時，如圖10所示的感測電路應當用于檢測圖4所示的兩條讀取數據之間的差異的存在或不存在，以便確定單個入射光子的存在或不存在。圖10是圖不具有自參考能力的感測電路的不例的電路圖。圖10所示的感測電路121A包括開關SW121、SW122、SW123和SW124、電容器C121、C122和C123、反相器IV121、IV122和IV123、以及偏移信號OFFSET的提供線L121。開關SW121使其端子“a”連接到電容器C121和C122的第一端，并且使其端子“b”連接到端子SIG，該端子SIG連接到輸出信號線。電容器C121使其第二端連接到反相器IV121的輸入端和開關SW122的端子“a”。電容器C122使其第二端連接到偏移信號OFFSET的提供線L121。反相器IV121使其輸出端連接到電容器C123的第一端和開關SW122的端子“b”。電容器C123使其第二端連接到反相器IV122的輸入端和開關SW123和SW124的端子“a”。反相器IV122使其輸出端連接反相器IV123的輸入端和開關SW123的端子“b”。反相器IV123使其輸出端連接到開關SW124的端子“b”和輸出端SA0UT。這里將通過用圖3所示的像素作為示例，給出使用圖10所示的具有自參考功能的感測電路的讀取操作的描述。圖1IA到IlD是通過用圖3所示的像素作為示例,用于描述使用圖10所示的具有自參考能力的感測電路的讀取操作的示例的時序圖。圖1lA圖示開關SW121的開/關狀態，圖1lB圖示開關SW122和SW123的開/關狀態，圖1lC圖示開關SW124的開/關狀態，并且圖1lD圖示偏移信號OFFSET。首先，開關SW121、SW122和SW123導通，此后第一讀取信號饋送到輸入端SIG。接著，開關SW122和SW123斷開以保持信號電平。接著，第二讀取信號饋送到輸入端SIG，此后開關SW121斷開。在該時段期間，偏移信號OFFSET保持在OV。接著，偏移信號OFFSET的電勢稍微上升，因此經由電容器C122將偏移電勢加到讀取信號。這考慮到重置狀態中的輸出和當微偏移加到讀取信號時獲得的輸出之間的比較。在存在入射到圖3所示的像素上的光子時，第二讀取信號在電勢上低于第一讀取信號，導致“I”輸出到輸出端SAOUT。在不存在入射到像素上的光子時，第二讀取信號在電勢上高于第一讀取信號，導致“O”輸出到輸出端SA0UT。最后，開關SW124導通以鎖存確定結果。如上所述，自參考感測抵消了由每個像素的放大晶體管的閾值的變化導致的每個像素中的固定噪聲，因此考慮到即使信號的電平非常小，也將信號精確確定為二進制值。此外，上升順序抵消了重置kTC噪聲。電路不限于這些示例。替代地，可以讀取加有偏移的重置信號，并將其與讀取信號比較用于確定。應當注意，上述感測電路示例假設通過檢測單個光子的時分光子計數。
然而，根據本發明各實施例的像素配置還可應用于設計為將像素輸出當作模擬信號的普通圖像傳感器。在該情況下，可以實現非常高的靈敏度。普通圖像傳感器必須檢測作為模擬信號的第一和第二讀取信號之間的差，并且將模擬信號轉換為數字信號。為此，圖10所示的偏移線在給定范圍內掃過以測量輸出SAOUT反相的定時。此時，感測電路用作AD轉換器而不是作為二進制感測電路。〈3.第二實施例〉圖12是圖示根據本發明第二實施例的像素電路配置的示例的圖。根據本第二實施例的單位像素IlC與根據第一實施例的單位像素A的不同在于:放大晶體管114B利用作為n型FET而非p型FET (PM0S晶體管)的NMOS晶體管形成。放大晶體管114B使其漏極連接到電源電勢VDD，并且使其源極連接到輸出信號線131。在本第二實施例中，因為其SOI (絕緣體上的硅)結構，放大NMOS晶體管114B使其NMOS基底處于浮置狀態。在單個單位像素DPXB中，入射在像素的硅基底上的光子產生電子空穴對。這些對中的電子通過光電二極管111存儲在存儲節點115中。當傳送NMOS晶體管112在給定定時導通時，電子傳送到FD節點116，因此驅動放大NMOS晶體管114B的柵極。另一方面，重置NMOS晶體管113驅動連接到其漏極的控制線183，因此從光電二極管111將電子放電并重置像素。當沒有選擇像素時,重置NMOS晶體管113截止放大NMOS晶體管114B，因此將像素與輸出信號線131隔離。放大NMOS晶體管114B使其漏極連接到電源電勢VDD，并且使其源極連接到輸出信號線131作為像素輸出。這里，放大NMOS晶體管114B具有SOI結構。其基底處于浮置狀態，并且具有非常小的寄生電容VD。在如放大晶體管114B的晶體管中，溝道被完全耗盡。結果，SOI基底232的基底電勢隨著源電勢的改變而改變，因此抑制基底偏置效應并使得增益更接近I。這提供放大NMOS晶體管114B的顯著較小的有效柵極電容。輸出信號線131在行方向上并排安排的多個像素之間共享，并且經由恒流電路190連接到地GND。這考慮到放大NMOS晶體管114B用作源極跟隨器。S卩，傳送到FD節點116的信號電荷作為信號輸出到輸出信號線131。圖13圖示根據本第二實施例的像素電路的剖面結構的示例的圖。在圖13所示的像素電路200B中，p阱區202形成在薄n型層201上，并且構成像素的各元件形成在P阱區202中，如同圖5所示的第一實施例。在光電二極管111中，p型層204形成在n型存儲層203的表面上。結果，光電二極管111是所謂的“內埋光電二極管”。傳送晶體管112是使用基底210的p阱202的NMOS晶體管。傳送晶體管112將光電二極管111中存儲的電荷傳送到FD節點。放大晶體管114B是使用SOI層232的NMOS晶體管，通過作為其基底的氧化絕緣膜231與p阱202電隔離。氧化絕緣膜231例如通過將氧離子注入基底然后熱處理來形成。放大晶體管114使其漏極連接到電源，并且其源極形成像素輸出。此外，重置NMOS晶體管113形成在像素電路200A中。重置NMOS晶體管113使用P阱202作為其基底。依賴于是否選擇像素，重置NMOS晶體管113使其漏極113D由外圍電路驅動。內埋氧化膜207和氧化絕緣膜231 —起將SOI層232與p阱基底202隔離。內埋氧化膜207在底部和側面覆蓋有高濃度P型層208。結果，SOI層232處于浮置狀態。因為其寄生電容非常小，所以SOI層232的電勢隨著源極輸出的改變而改變。這提供放大NMOS晶體管114B的顯著較小的有效柵極電容，因此有助于顯著減少FD節點116的有效寄生電容。應當注意，用于放大晶體管114B的SOI晶體管可用于各種結構中，并且可以通過各種制造方法制造。S卩，只要通過絕緣膜將SOI晶體管與用作光電二極管111和傳送晶體管112的基底的P阱202隔離，在基底處于浮置狀態的情況下，SOI晶體管可應用于本發明，而不管其結構和制造方法。<4.第三實施例>圖14是圖示根據本發明第三實施例的像素電路配置的示例的圖。根據本第三實施例的單位像素DPXC與根據第一實施例的單位像素DPXA的不同在于:放大晶體管114C利用作為η型FET而非ρ型FET (PM0S晶體管)的NMOS晶體管形成。放大晶體管114C使其漏極連接到電源電勢VDD，并且使其源極連接到輸出信號線
131。即使在放大NMOS晶體管114C的情況下，其基底也與其它元件的基底電隔離，并且在源極跟隨器的輸出側連接到輸出信號線131。此外，重置NMOS晶體管113使其漏極連接到控制線183。第三實施例提供與第一實施例相同的有利效果。〈5.第四實施例〉圖15是圖示根據第四實施例的像素電路配置的示例的圖。根據本第四實施例的單位像素DPXD與根據第一實施例的單位像素DPXA的不同在于:在放大晶體管114和輸出信號線131之間增加選擇晶體管117。選擇晶體管117使其柵極連接到選擇線184。增加選擇晶體管的有利之處在于:其可以將未選擇像素與輸出信號線131隔離，因此提供其減少的電容性負載。應當注意，上述根據第一到第四實施例的成像元件可應用作為在數字照相機和便攜攝像機中使用的成像器件。<6.第五實施例>圖16是圖示對其應用根據本發明各實施例的成像元件的相機系統的示例的圖。如圖16所示，本發明的相機系統300包括對其可應用根據本發明各實施例的CMOS圖像傳感器(成像元件)100的成像器件310。相機系統300包括如鏡頭320的光學系統(optics)，其被設計為將入射光引導到成像器件310的像素區(形成被攝體圖像)，該鏡頭320適于將入射光(圖像光)聚焦到成像表面上以便形成圖像。此外，相機系統300包括驅動電路(DRV) 330和信號處理器(PRC) 340。驅動電路330驅動成像器件310。信號處理器340處理從成像器件310輸出的信號。驅動電路330包括適于產生各種定時信號(如用于驅動成像器件310中提供的各電路的開始和時鐘脈沖)的定時發生器(未示出)，因此在給定定時驅動成像器件310。此外，信號處理器340對來自成像器件310的輸出信號執行給定的信號處理。另一方面，通過信號處理器340處理的圖像信號記錄在如存儲器的記錄介質上。記錄在記錄介質上的成像信息例如通過打印機硬拷貝。此外，通過信號處理器340處理的圖像信號，作為運動圖像顯示在液晶顯示器或其它類型的監視器上。如前所述，將上述成像元件100作為成像器件310并入如數字靜態相機的成像裝置中，提供了具有低功耗的聞精度相機。順帶提及，當各像素和感測電路安排在相同半導體基底上時，需要圖1所示的配置，其中一個感測電路在多個像素之間共享。然而，近年來，使用晶片粘合的新技術已經出現，其設計為提供多個半導體層。在該情況下，在像素的下層為像素安排感測電路可能是一種選擇。即使在該情況下，通過使得由計數器和其它電路構成的集成電路由多個感測電路共享，可以容易地增加像素，因此提供改進的成像動態范圍。本領域的技術人員應該理解，取決于設計要求和其它因素，可以出現各種修改、組合、子組合和替換，只要它們在權利要求或其等價物的范圍內。本申請包含涉及于2009年12月3日向日本專利局提交的日本優先權專利申請JP2009-275332中公開的主題，在此通過引用并入其全部內容。
權利要求
1.一種成像元件,包括: 具有柵極、源極和漏極的放大晶體管； 半導體基底內的光電二極管，來自所述光電二極管的信號電荷可傳送到所述柵極， 其中，所述源極和所述漏極在絕緣體上的硅層內，絕緣膜將所述絕緣體上的硅層與所述半導體基底電隔離。
2.按權利要求1所述的成像元件，其中，所述絕緣膜在所述絕緣體上的硅層和所述半導體基底之間。
3.按權利要求1所述的成像元件，其中，高濃度層在所述光電二極管和絕緣層之間，所述絕緣層在所述高濃度層和所述絕緣體上的硅層之間。
4.按權利要求3所述的成像元件，其中，所述高濃度層和所述半導體基底是相同導電類型。
5.按權利要求1所述的成像元件，其中，所述絕緣體上的硅層和所述半導體基底是相同導電類型。
6.按權利要求1所述的成像元件，其中，所述光電二極管將光子轉換為所述信號電荷，所述光子入射在所述光電二極管上。
7.按權利要求1所述的成像元件，其中，所述半導體基底處于參考電勢。
8.按權利要求7所述的成像元件，其中，所述參考電勢是地。
9.按權利要求1所述的成像元件，其中，所述柵極電連接到擴散層，所述擴散層在所述半導體基底內。
10.按權利要求9所述的成像元件，其中，所述擴散層的導電類型與所述半導體基底的導電類型相反。
11.按權利要求9所述的成像元件，其中，重置晶體管的源極是所述擴散層，所述擴散層是傳送晶體管的源極。
12.按權利要求11所述的成像元件，其中，所述傳送晶體管執行所述信號電荷的傳送，所述信號電荷的所述傳送是從所述光電二極管到所述擴散層。
13.按權利要求12所述的成像元件，其中，所述傳送晶體管的柵極電連接到傳送線，所述傳送線上的信號電勢控制所述信號電荷的所述傳送。
14.按權利要求11所述的成像元件，其中，所述重置晶體管執行源電勢的傳送，所述源電勢的所述傳送是從所述重置晶體管的漏極到所述擴散層。
15.按權利要求14所述的成像元件，其中，所述重置晶體管的柵極電連接到重置線，所述重置線上的信號電勢控制所述源電勢的所述傳送。
16.按權利要求1所述的成像元件，其中，所述光電二極管的存儲層是所述半導體基底的一部分，所述存儲層的導電類型與所述半導體基底的導電類型相反。
17.按權利要求16所述的成像元件，其中，所述存儲層在所述半導體基底的另一部分和所述光電二極管的光接收表面之間，所述另一部分和所述光接收表面具有相同導電類型。
18.按權利要求17所述的成像元件，其中，所述另一部分在所述擴散層和所述存儲層之間，所述另一部分是用于所述傳送晶體管的溝道區。
19.按權利要求1所述的成像元件， 其中，入射在所述光電二極管上的光子被轉換為所述信號電荷，所述光電二極管上光子的存在或不存在從所述源極輸出為電信號。
20.按權利要求19所述的成像元件，其中，感測電路接收所述電信號，確定結果匯集電路部分對在一時間段期間的所述光子的所述存在計數。
21.一種相機系統,包括: 光學系統，配置為將入射光引導到如權利要求20所述的成像元件上，所述成像元件輸出圖像信號； 信號處理器，配置 為處理所述圖像信號，所述圖像信號在處理后變為視頻信號。
全文摘要
一種成像元件，包括放大晶體管。來自光電二極管的信號電荷可傳送到放大晶體管的柵極，光電二極管在半導體基底內。放大晶體管的源極和漏極與半導體基底電隔離，其中，源極在阱內，或者源極和漏極在絕緣體上的硅層內。
文檔編號H04N5/335GK103094294SQ20131001551
公開日2013年5月8日 申請日期2010年11月26日 優先權日2009年12月3日
發明者西原利幸, 角博文 申請人:索尼公司