專利名稱：安全指令接收機安控指令的譯碼方法
技術領域：
本發明屬于航天外測領域，是關于將安全指令接收機解調后的安控指令進行安控譯碼的處理方法。
背景技術：
現在使用的安全指令接收機研制于20世紀90年代，存在許多問題，諸如可靠性，根據該指令接收機的特點，應用FPGA完成副載波解調、指令譯碼等功能，安全指令接收機接收安控信號后完成解調和指令譯碼，不能誤炸虛指令。傳統的安全指令接收機測試系統包括多臺專用設備及通用儀表，不僅連線復雜，操作繁瑣，占用空間大，測試時間也比較長，更容易出現人為的操作失誤和測試誤差。飛行器載安全指令接收機應具有可靠性高、保密性能好、抗干擾能力強、實時遙控的特點。其中尤以高可靠性最為重要，絕對不允許出現需要它動作而不動作，不需要它動作又誤動作的現象。若安全指令接收機譯碼過程中不采用高可靠的譯碼算法，嚴重時甚至將對靶場、飛行器和人員帶來致命傷害。
發明內容
為了提高安全指令接收機的可靠性，降低安控指令的虛、漏指令概率，本發明提供一種可靠性高、實現簡單的安控譯碼方法。本發明的上述目的可以通過以下措施來達到:一種安全指令接收機安控指令的譯碼方法，其特征在于包括如下步驟:
根據接收機安控指令的幀格式，在可編程門陣列芯片FPGA內的數字電路中，定義匹配兩個長短不同的兩級時間窗，同時設置N位移位寄存器和數碼比較器；兩個時間窗計時電路分別交聯“6判4”計數器，并通過公共端串聯N位移位寄存器和數碼比較器組成譯碼器；在安控譯碼過程中，FPGA程序首先根據接收機系統定義的安控指令幀格式，確定兩級時間窗的總時間和N位移位寄存器的N值；初始加電時，經譯碼器前端電路解調后的數碼和位同步脈沖送入N位移位寄存器，將數碼變為N位并行指令數據后送入數碼比較器，與預置的指令碼進行比較，當兩個指令碼一致時，數碼比較器輸出一個譯碼脈沖，譯碼脈沖在長時間窗I內進行指令計數；當“6判4”計數器累加計數到“I”時，短時間窗2電路啟動計時電路開始計時，當“6判4”計數器累加計數到“4”時，“6判4”計數器輸出一個譯碼脈沖，完成“6判4”安控指令的譯碼，其中N為自然數。本發明相比于現有技術具有如下有益效果:
大大降低了虛、漏指令概率。該發明采用的“6判4”安控指令的譯碼方法，巧妙根據安控指令的幀格式，定義匹配的兩個長短不同的時間窗，短時間窗(短時間窗2)能有效降低干擾信號或毛刺信號帶來的虛指令概率，長時間窗(長時間窗I)能有效識別安控指令，并執行“6判4”判決算法，允許接收機出現一定誤碼時，仍能有效接收安控指令并做出及時響應。兩級時間窗(長時間窗1、短時間窗2)，長時間窗I控制譯碼的總時間，短時間窗2控制譯碼過程中出現毛刺的響應時間并降低了安控譯碼的虛指令概率。
本發明巧妙通過增加兩級時間窗，避免了譯碼過程中對干擾毛刺信號的誤判決，簡易實現了 “6判4”的判決算法，大大降低了譯碼的虛、漏指令概率。本發明通過可編程門陣列FPGA內部實現，增加了長時間窗1、短時間窗2、移位寄存器和預先設置的數碼等參數值的靈活控制和修改，在實際使用時，可根據系統安控指令的幀格式定義，任意改變可編程參數，靈活實現“N判M”的判決算法，同時保證了預先設置的數碼保密性要求。
下面結合附圖和實施例對發明進一步說明。圖1是本發明安全指令接收機FPGA安控指令譯碼模塊電路原理示意圖。圖2是圖1安控譯碼流程框圖。
具體實施例方式參閱圖1。在以下實施例中，“6判4”安控指令的譯碼方法是由設計在可編程門陣列芯片FPGA內的數字電路實現的。在可編程門陣列芯片FPGA內的數字電路中，根據安控指令的幀格式定義匹配兩個長短不同的時間窗和“6判4”計數器，設置N位移位寄存器和數碼比較器。兩個時間窗分別交聯“6判4”計數器，并通過兩個時間窗和“6判4”計數器的公共端串聯N位移位寄存器和數碼比較器組成譯碼器；在安控譯碼過程中，FPGA程序首先根據系統定義的安控指令幀格式確定兩級時間窗的總時間和N位移位寄存器的N值，N為自然數。定兩級時間窗的總時間為長時間窗I的總時間和短時間窗2的總時間，長時間窗I的時間等于6條安控指令幀的總時間長度，短時間窗2的時間大于I條安控指令幀的時間長度，小于2條安控指令幀的時間長度。長時間窗I控制譯碼的總時間，短時間窗2控制在譯碼過程中的出現毛刺。經譯碼器前端電路解調后的數碼和位同步脈沖送入N位移位寄存器，將數碼變為N位并行指令數據后送入數碼比較器，與預置的指令碼進行比較，當兩個指令碼一致時，數碼比較器輸出一個譯碼脈沖，譯碼脈沖在長時間窗I內進行指令計數；當“6判4”計數器累加計數到“I”時，短時間窗2電路啟動計時電路開始計時，當“6判4”計數器累加計數到“4”時，“6判4”計數器輸出一個譯碼脈沖，完成“6判4”安控指令的譯碼，為N自然數。參閱圖2。初始加電時，譯碼器讀取預先設置的指令碼，并將解調后的數碼和位同步脈沖送入N位移位寄存器，將數碼變為N位并行數據后與預置指令碼進行比較，如果相等輸出一個脈沖，該脈沖在長時間窗I內進行指令計數，并啟動長時間窗I的定時電路。在長時間窗I的定時時間內，數碼計數器進行計數，當計數器計數到“1”，啟動短時間窗2的定時電路，當計數器累加計數到“1”，同時啟動短時間窗2，當計數器累加計數到“4”時，輸出一個譯碼脈沖。如果規定時間內未收到第二個譯碼脈沖，表示剛才收到的脈沖為干擾脈沖或毛刺脈沖，對計數器進行清零，重新進入等待狀態。在長時間窗I的定時時間內，當數碼計數器的計數累加到“4”時，完成“6判4”判決算法的實現，輸出一個譯碼脈沖，若未達到“4”，表示接收的安控指令無效，對數碼計數器、長時間窗I和短時間窗2復位，重新進入等待狀態。以上所述的僅是本發明的優選實施例。應當指出，對于本領域的普通技術人員來說，在不脫離本發明原理的前提下，還可以作出若干變形和改進，比如，從上面的描述可以看出，在改變長時間窗1、短時間窗2和移位寄存器位數等參數值的情況下，可實現任意“N判M”安控指令的譯碼方法。這些變更和改變應視為屬于本發明的保護范圍。
權利要求
1.一種安全指令接收機安控指令的譯碼方法，其特征在于包括如下步驟: 根據接收機安控指令的幀格式，在可編程門陣列芯片FPGA內的數字電路中定義匹配兩個長短不同的時間窗，同時設置N位移位寄存器和數碼比較器；兩個時間窗計時電路分別交聯“6判4”計數器，并通過公共端串聯N位移位寄存器和數碼比較器組成譯碼器；在安控譯碼過程中，FPGA程序首先根據接收機系統定義的安控指令幀格式，確定兩級時間窗的總時間和N位移位寄存器的N值；初始加電時，經譯碼器前端電路解調后的數碼和位同步脈沖送入N位移位寄存器，將數碼變為N位并行指令數據后送入數碼比較器，與預置的指令碼進行比較，當兩個指令碼一致時，數碼比較器輸出一個譯碼脈沖，譯碼脈沖在長時間窗(O內進行指令計數；當“6判4”計數器累加計數到“I”時，短時間窗(2)電路啟動計時電路開始計時，當“6判4”計數器累加計數到“4”時，“6判4”計數器輸出一個譯碼脈沖，完成“6判4”安控指令的譯碼，其中N為自然數。
2.按權利要求1所述的安全指令接收機安控指令的譯碼方法，其特征在于，如果規定時間內未收到第二個譯碼脈沖，表示剛才收到的脈沖為干擾脈沖或毛刺脈沖，對計數器進行清零，重新進入等待狀態。
3.按權利要求1所述的安全指令接收機安控指令的譯碼方法，其特征在于，在長時間窗(I)的定時時間內，當數碼計數器的計數累加到“4”時，完成“6判4”判決算法的實現，輸出一個譯碼脈沖，若未達到“4”，表示接收的安控指令無效，對數碼計數器、長時間窗I和短時間窗(2)復位，重新進入等待狀態。
4.按權利要求1所述的安全指令接收機安控指令的譯碼方法，其特征在于，定兩級時間窗的總時間為長時間窗(I)的總時間和短時間窗(2)的總時間，長時間窗(I)的時間等于6條安控指令幀的總時間長度，短時間窗(2)的時間大于I條安控指令幀的時間長度，小于2條安控指令幀的時間長度。
5.按權利要求1所述的安全指令接收機安控指令的譯碼方法，其特征在于，初始加電時，譯碼器讀取預先設置的指令碼，并將解調后的數碼和位同步脈沖送入N位移位寄存器，將數碼變為N位并行數據后與預置指令碼進行比較，如果相等輸出一個脈沖，該脈沖在長時間窗I內進行指令計數，并啟動長時間窗(I)的定時電路。
6.按權利要求1所述的安全指令接收機安控指令的譯碼方法，其特征在于，在長時間窗(I)的定時時間內，數碼計數器進行計數，當計數器計數到“ I ”，啟動短時間窗(2)的定時電路，當計數器累加計數到“1”，同時啟動短時間窗(2)，當計數器累加計數到“4”時，輸出一個譯碼脈沖。
全文摘要
本發明提出一種安全指令接收機安控指令的譯碼方法，利用本方法可有效提高安控指令的虛、漏指令概率，實現高可靠的安控指令接收。本發明通過下述技術方案予以實現在FPGA中根據安控指令的幀格式定義匹配兩個長短不同的時間窗和“6判4”計數器，并根據系統定義的安控指令幀格式確定兩級時間窗的總時間和N位移位寄存器的N值；譯碼器讀取預先設置的指令碼，并將解調后的數碼和位同步脈沖送入N位移位寄存器，將數碼變為N位并行數據后與預置指令碼進行比較，當兩個指令碼一致時輸出一個譯碼脈沖；當“6判4”計數器累加計數到“1”，同時啟動短時間窗(2)，當“6判4”計數器累加計數到“4”時，輸出一個譯碼脈沖，完成“6判4”安控指令的譯碼。
文檔編號H04L1/00GK103095409SQ20131000381
公開日2013年5月8日 申請日期2013年1月6日 優先權日2013年1月6日
發明者陳霞, 鄧宏偉, 李召飛 申請人:中國電子科技集團公司第十研究所