用于減少周期性信號中的占空比失真的技術的制作方法

用于減少周期性信號中的占空比失真的技術的制作方法
【專利摘要】發送器電路可操作用于響應于第一周期性信號提供輸出信號。復用器電路可操作用于在第一操作階段期間提供第二周期性信號作為被選信號。該復用器電路可操作用于在第二操作階段期間提供發送器電路的輸出信號作為被選信號。采樣器電路可操作用于在第一操作階段期間生成被選信號的第一采樣。該采樣器電路可操作用于在第二操作階段期間生成被選信號的第二采樣。占空比控制電路可操作用于基于第一采樣和第二采樣來調整第一周期性信號的占空比。
【專利說明】用于減少周期性信號中的占空比失真的技術
[0001]相關申請的交叉引用
[0002]本專利申請要求對于2011年4月8日提交的第13/083,431號美國專利申請的優先權，通過引用將其全部結合于此。
【技術領域】
[0003]本發明涉及電子電路，并且更具體地涉及用于減少周期性信號中的占空比失真的技術。
【背景技術】
[0004]一種類型的常規發送器電路包括串行化器電路。串行化器電路包括X到2復用器電路、2到2復用器電路和分頻器電路。向X到2復用器電路的復用輸入并行提供數目為X的輸入數據信號。在該輸入數據信號中體現并行數據比特。
[0005]通過時鐘網絡向緩沖器電路的輸入提供互補輸入時鐘信號。緩沖器電路緩沖輸入時鐘信號以生成理想地180°異相的互補輸出時鐘信號。緩沖器電路包括6個反相器電路。緩沖器電路中的第一反相器電路和第二反相器電路串聯連接在一起。第一反相器電路和第二反相器電路緩沖在第一反相器電路的輸入接收的輸入時鐘信號中的第一輸入時鐘信號以在第二反相器電路的輸出生成輸出時鐘信號中的第一輸出時鐘信號。緩沖器電路中的第三反相器電路和第四反相器電路串聯連接在一起。第三反相器電路和第四反相器電路緩沖在第三反相器電路的輸入接收的輸入時鐘信號中的第二輸入時鐘信號以在第四反相器電路的輸出生成輸出時鐘信號中的第二輸出時鐘信號。
[0006]緩沖器電路中的第五反相器電路和第六反相器電路是交叉耦合的反相器電路。第五反相器電路的輸入連接到第一反相器電路的輸出、第二反相器電路的輸入和第六反相器電路的輸出。第五反相器電路的輸出連接到第三反相器電路的輸出、第四反相器電路的輸入和第六反相器電路的輸入。
[0007]向分頻器電路的輸入并且向2到I復用器電路的選擇輸入提供輸出時鐘信號。分頻器電路響應于輸出時鐘信號生成互補分頻時鐘信號。分頻時鐘信號中的每個分頻時鐘信號的頻率是輸出時鐘信號中的一個輸出時鐘信號的頻率的一部分。
[0008]X到2復用器電路響應于分頻時鐘信號向它們的輸出提供輸入數據信號中的數據比特作為偶數和奇數數據信號。X到2復用器電路提供輸入數據信號中的數據比特的一半作為偶數數據信號中的串行數據比特。X到2復用器電路提供輸入數據信號中的數據比特的另一半作為奇數數據信號中的串行數據比特。偶數數據信號包含輸入數據信號的偶數編號單位區間中的數據比特，并且奇數數據信號包含輸入數據信號的奇數編號單位區間中的數據比特。向2到I復用器電路的復用輸入提供偶數和奇數數據信號。
[0009]2到I復用器電路響應于輸出時鐘信號將偶數和奇數數據信號轉換成包含數據比特串行流的單個輸出數據信號。輸出數據信號包括與來自奇數數據信號的數據比特交織的來自偶數數據信號的數據比特。輸出數據信號中的串行數據比特可以表示為EOEOEOEOE...，其中比特E來自偶數數據信號并且比特0來自奇數數據信號。
[0010]2到I復用器電路包括兩個寄存器。兩個寄存器的輸出耦合到生成輸出數據信號的2到I復用器電路的輸出。第一寄存器響應于輸出時鐘信號中的第一輸出時鐘信號中的上升沿來將在2到I復用器電路的輸出的偶數數據信號中的數據比特存儲在輸出數據信號中。第二寄存器響應于輸出時鐘信號中的第二輸出時鐘信號中的上升沿來將在2到I復用器電路的輸出的奇數數據信號中的數據比特存儲在輸出數據信號中。發送器電路向接收器電路發送該輸出數據信號。
[0011]輸出時鐘信號應當具有50%占空比。占空比通常是指信號中的邏輯高狀態的持續時間與信號的周期之比。輸出時鐘信號的頻率等于輸出數據信號的數據速率的一半。輸出時鐘信號可能具有占空比失真(DCD)。DCD使周期性信號的占空比從理想值變化。DCD使輸出時鐘信號的占空比大于或者少于50%。DCD可能例如由在時鐘網絡中的晶體管生成的上拉電流與下拉電流之間的變化引起。輸出時鐘信號中的DCD依賴于過程、電源電壓和發送器電路的溫度的變化。
[0012]輸出時鐘信號中的占空比失真(DCD)可能使2到I復用器電路在輸出數據信號中生成依賴于數據的抖動。輸出數據信號中的抖動可能使接收器電路對輸出數據信號中的不正確數據比特進行采樣。
[0013]作為不例，D⑶可能使輸入時鐘信號中的第一輸入時鐘信號相對于輸入時鐘信號中的第二輸入時鐘信號具有大于180°的相位偏移。該輸入時鐘信號理想地是相互異相180°。以上描述的緩沖器電路可以防止在輸入時鐘信號的周期的約5-10%內的相位偏移向輸出時鐘信號傳播。然而，在緩沖器電路中的第五反相器電路與第六反相器電路之間引起失配的過程變化可能向輸出時鐘信號添加附加DCD。
[0014]作為另一示例，D⑶可能使輸入時鐘信號中的第一輸入時鐘信號的上升沿中的每個上升沿在比輸入時鐘信號中的第一輸入時鐘信號的下降沿中的每個下降沿更少的時間內出現。DCD也可能使輸入時鐘信號中的第二輸入時鐘信號的下降沿中的每個下降沿在比輸入時鐘信號中的第二輸入時鐘信號的上升沿中的每個上升沿更少的時間內出現。輸入時鐘信號的占空比在這一不例中少于50%。以上描述的緩沖器電路未防止輸入時鐘信號中的這一類型的DCD向輸出時鐘信號傳播。

【發明內容】

[0015]根據一些實施例，發送器電路可操作用于響應于第一周期性信號提供輸出信號。復用器電路可操作用于在第一操作階段期間提供第二周期性信號作為被選信號。該復用器電路可操作用于在第二操作階段期間提供發送器電路的輸出信號作為被選信號。采樣器電路可操作用于在第一操作階段期間生成被選信號的第一采樣。該采樣器電路可操作用于在第二操作階段期間生成被選信號的第二采樣。占空比控制電路可操作用于基于第一采樣和第二采樣來調整第一周期性信號的占空比。在一些實施例中，占空比控制電路基于第一采樣和第二采樣來調整第一周期性信號的占空比以減少第一周期性信號中的占空比失真。
[0016]在一些實施例中，第二周期性信號是未經過發送器電路傳送的黃金時鐘信號。基于第二周期性信號生成的第一采樣未受發送器電路的輸出信號中的抖動影響。將第一采樣與第二采樣比較以生成用來減少第一周期性信號中的占空比失真的占空比校正值。[0017]本發明的各種目的、特征和優點將在考慮以下具體描述和附圖時變得清楚。
【專利附圖】

【附圖說明】
[0018]圖1圖示根據本發明的一個實施例的電路的示例，該電路補償兩個時鐘信號中的占空比失真以生成串行輸出數據信號。
[0019]圖2是根據本發明的一個實施例的圖1中的電路在測量和校準個時鐘信號中的占空比失真期間的操作的示例流程圖。
[0020]圖3圖示根據本發明的一個實施例的反相可變下降時間緩沖器電路的示例。
[0021]圖4圖示根據本發明的一個實施例的反相可變上升時間緩沖器電路的示例。
[0022]圖5圖示根據本發明的一個實施例的圖1的上升/下降時間調整電路的示例。
[0023]圖6是可以包括本發明的各個方面的現場可編程門陣列(FPGA)的簡化局部框圖。
[0024]圖7示出可以體現本發明的技術的示例數字系統的框圖。
【具體實施方式】
[0025]圖1圖示根據本發明的一個實施例的電路400的示例，該電路補償用來生成串行輸出數據信號的兩個時鐘信號CKOUT和CKOUTB中的占空比失真(DOT)。電路400包括發送器電路431、接收器電路432和占空比失真(DCD)校準邏輯電路421。電路400可以在集成電路中。電路400的具體部件是示例性而未旨在于限制本發明的范圍。可以用其它部件替換電路400的具體部件中的許多具體部件以實現如這里描述的預計結果。
[0026]發送器電路431包括串行化器電路101、上升/下降時間調整電路405和發送器緩沖器電路406。串行化器電路101包括X到2復用器電路102、2到I復用器電路103和分頻器電路104。串行化器電路101僅為可以與本發明的實施例使用的串行化器電路的一個示例。向復用器電路102的復用輸入并行提供數目為X的數據信號DIN。并行數據比特體現于數據信號DIN中、是示例性而未旨在于限制本發明的范圍。
[0027]向分頻器電路104的輸入和向復用器電路103的選擇輸入提供上升/下降時間調整電路405生成的兩個互補周期性時鐘信號CKOUT和CK0UTB。分頻器電路104響應于時鐘信號CKOUT和CKOUTB生成互補周期性時鐘信號CKD和CKDB。時鐘信號CKD的頻率是時鐘信號CKOUT的頻率的一部分。時鐘信號CKDB的頻率是時鐘信號CKOUTB的頻率的一部分。
[0028]復用器電路102響應于時鐘信號CKD和CKDB向它們的輸出提供數據信號DIN中的數據比特作為偶數和奇數數據信號。復用器電路102提供數據信號DIN中的數據比特的一半作為偶數數據信號中的串行數據比特。復用器電路102提供數據信號DIN中的數據比特的另一半作為奇數數據信號中的串行數據比特。偶數數據信號包含數據信號DIN的偶數編號單位間隔中的數據比特，并且奇數數據信號包含數據信號DIN的奇數編號單位區間中的數據比特。該偶數和奇數數據信號被提供到復用器電路103的復用輸入。
[0029]復用器電路103響應于時鐘信號CKOUT和CKOUTB將偶數和奇數數據信號轉換成包含數據比特串行流的單個輸出數據信號DSL。輸出數據信號DSL包括與奇數數據信號中的數據比特交織的來自偶數數據信號的數據比特。因此，輸出數據信號DSL中的串行數據比特可以表示為EOEOEOEOE...，其中比特E來自偶數數據信號并且比特0來自奇數數據信號。[0030]復用器電路103在一個實施例中可以包括兩個寄存器。兩個寄存器的輸出耦合到生成數據信號DSL的復用器電路103的輸出。第一寄存器響應于時鐘信號CKOUT中的上升沿來將在復用器電路103的輸出的偶數數據信號中的數據比特存儲在數據信號DSL中。第二寄存器響應于時鐘信號CKOUTB中的上升沿來將在復用器電路103的輸出的奇數數據信號中的數據比特存儲在數據信號DSL中。發送器緩沖器電路406緩沖由串行化器電路101生成的數據信號DSL以生成輸出數據信號D0UT。該輸出數據信號DOUT被提供到包含電路400的集成電路的輸出管腳452。
[0031]接收器電路432包括2到I復用器電路411、壓控振蕩器(VCO)電路412、相位插值器(PI)電路413、采樣器A電路414、采樣器B電路415、2到I復用器電路416、2到I復用器電路417和去串行化器電路418。D⑶校準邏輯電路421包括狀態機441、計數器A電路442和計數器B電路443。狀態機441可以執行如以下描述為由DCD校準邏輯電路421執行的功能中的一些或者所有功能。根據一個實施例，DCD校準邏輯電路421可以由可編程邏輯集成電路中的可編程邏輯電路塊實施。
[0032]發送器電路431可以包括為了簡化附圖而未在圖1中示出的用于在集成電路以外發送信號的附加電路。接收器電路432可以包括為了簡化附圖而未在圖1中示出的用于從集成電路以外接收信號的附加電路。
[0033]在一個實施例中，壓控振蕩器(VCO)電路412生成4個周期性時鐘信號CKV。時鐘信號CKV具有相對于彼此的0°、90°、180°和270°的相位偏移。該時鐘信號CKV被提供到相位插值器電路413的輸入。相位插值器電路413響應于時鐘信號CKV生成兩個互補周期性時鐘信號CKS和CKSB。時鐘信號CKS和CKSB分別具有相對于彼此的0°和180°的相位偏移。作為示例，時鐘信號CKS和CKSB中的每個時鐘信號具有50%占空比。
[0034]相位插值器電路413基于數字相位插值器控制(PIC)信號的邏輯狀態相對于時鐘信號CKV的相位而確定時鐘信號CKS和CKSB的相位。D⑶校準邏輯電路421生成PIC信號。該PIC信號被提供到相位插值器電路413的輸入。相位插值器電路413基于PIC信號的邏輯狀態中的改變相對于時鐘信號CKV的相位而調整時鐘信號CKS和CKSB的相位。該時鐘信號CKS被提供到米樣器A電路414的時鐘輸入,并且該時鐘信號CKSB被提供到米樣器B電路415的時鐘輸入。根據備選實施例，可以用另一類型的相位調整電路替換相位插值器電路413。
[0035]VCO電路412也生成黃金周期性時鐘信號CKG。黃金時鐘信號CKG可以是時鐘信號CKV之一或者是相對于時鐘信號CKV具有不同相位偏移的、由VCO電路412生成的不同時鐘信號。黃金周期性時鐘信號CKG具有幾乎精確地為50%的占空比。黃金時鐘信號CKG被提供到復用器電路411的復用輸入。選擇信號SEL被提供到復用器電路411的選擇輸入。
[0036]圖2是根據本發明的一個實施例的圖1中的電路在測量和校準時鐘信號中的占空比失真期間的操作的示例流程圖。圖2的測量和校準過程在兩個操作階段中出現。第一操作階段包括操作502-507。第二操作階段包括操作508-515。
[0037]第一操作階段是自校準階段，在該自校準階段期間，電路400對黃金時鐘信號CKG進行采樣以確定參考值。時鐘信號CKOUT和CKOUTB中的占空比失真(D⑶)以及在串行化器電路101中的上拉與下拉晶體管之間的失配可能在數據信號DSL中生成抖動。通過對未通過串行化器電路101或者時鐘網絡106傳送的黃金時鐘信號CKG進行采樣來生成參考值。因此，參考值未受數據信號DSL中的任何抖動影響。
[0038]在圖2的測量和校準過程的第二階段期間，電路400對來自串行化器電路101的串行輸出數據信號DSL進行采樣以生成占空比失真(DCD)值。DCD值受數據信號DSL中的任何抖動影響。電路400然后比較D⑶值與參考值以生成占空比校正值。電路400基于占空比校正值而調整時鐘信號CKOUT和CKOUTB中的邏輯狀態轉變的持續時間以減少時鐘信號CKOUT和CKOUTB中的占空比失真。減少時鐘信號CKOUT和CKOUTB中的占空比失真使串行化器電路101在數據信號中生成更少抖動。
[0039]氣泡501指示圖2的測量和校準過程的第一階段的開始。在操作502中，設置選擇信號SEL為如下邏輯狀態，該邏輯狀態使復用器電路411從它的復用輸入之一向它的輸出提供黃金時鐘信號CKG作為被選信號DZ。如圖1中所示被選信號DZ被提供到采樣器電路414和415的數據采樣輸入。
[0040]時鐘信號CKS和CKSB以及被選信號DZ具有相同頻率。采樣器電路414和415分別生成包含采樣比特的信號SA和SB。在操作503中，采樣器A電路414響應于時鐘信號CKS對被選信號DZ進行采樣以生成信號SA中的串行采樣比特。采樣器A電路414響應于時鐘信號CKS的每個上升沿存儲信號SA中的與被選信號DZ的邏輯狀態相同的邏輯狀態。也在操作503中，采樣器B電路415響應于時鐘信號CKSB對被選信號DZ進行采樣以生成信號SB中的串行采樣比特。采樣器B電路415響應于時鐘信號CKSB的每個上升沿存儲信號SB中的與被選信號DZ的邏輯狀態相同的邏輯狀態。
[0041]向復用器電路416的選擇輸入提供選擇信號SX。向復用器電路416的第一復用輸入提供第一頭部信號H1。向復用器電路416的第二復用輸入提供信號SA。向復用器電路417的選擇輸入提供選擇信號SY。向復用器電路417的第一復用輸入提供第二頭部信號HO。向復用器電路417的第二復用輸入提供信號SB。
[0042]復用器電路416基于選擇信號SX的邏輯狀態向它的輸出提供信號Hl或者SA之一作為被選信號Ml。復用器電路417基于選擇信號SY的邏輯狀態向它的輸出提供信號HO或者SB之一作為被選信號MO。向去串行化器418的輸入提供被選信號Ml和MO。去串行化器418響應于周期性時鐘信號CKP去串行化被選信號Ml和MO中的采樣比特以生成并行信號DPL的集合中的并行采樣比特。向DCD校準邏輯電路421的輸入提供并行信號DPL。去串行化器電路418相對于信號SA和SB的數據速率減少信號DPL的數據速率，從而DCD校準邏輯電路421可以在更低頻率操作。在一個備選實施例中，可以去除串行化器電路418，并且直接向D⑶校準邏輯電路421的輸入提供被選信號Ml和MO。
[0043]信號Hl和HO是頭部信號。頭部信號Hl和HO在不同邏輯狀態中。作為示例，頭部信號Hl被設置為邏輯高狀態，并且頭部信號HO被設置為邏輯低狀態。頭部信號Hl和HO中的每個頭部信號的邏輯狀態在電路400的操作期間保持相同。
[0044]在操作503之前，設置選擇信號SX和SY為如下邏輯狀態，這些邏輯狀態使復用器電路416和417分別在被選信號Ml和MO中向它們的輸出提供頭部信號Hl和HO的邏輯狀態。在操作503之前在信號Ml中提供頭部信號Hl的邏輯狀態，從而可以標識采樣器A電路414生成的并行信號DPL中的比特。在操作503之前在信號MO中提供頭部信號HO的邏輯狀態，從而可以標識采樣器B電路415生成的并行信號DPL中的比特。在操作503期間，設置選擇信號SX和SY為如下邏輯狀態，這些邏輯狀態使復用器電路416和417分別在被選信號Ml和MO中向它們的輸出提供信號SA和SB的邏輯狀態。
[0045]去串行化器電路418在操作503期間響應于時鐘信號CKP對信號Ml和MO中的每個信號中的串行比特去串行化以生成并行信號DPL中的并行比特。去串行化器電路418生成的并行比特的第一集合包括頭部比特。該頭部比特基于復用器電路416和417在操作503之前向去串行化器電路418提供的頭部信號Hl和HO的邏輯狀態而生成。去串行化器電路418在信號DPL中生成的剩余比特是采樣器電路414-415在操作503期間生成的采樣比特。
[0046]作為未旨在于限制的示例，去串行化器電路418生成10個并行信號DPL。10個并行信號DPL中的每個并行信號DPL指示時鐘信號CKP的每個周期中的I個比特。時鐘信號CKP的每個周期中的10個并行信號DPL中的10個比特在這一示例中編號為0-9。信號DPL中的10個比特的前數個集合中的每個集合中的編號為0-1的2個比特是頭部比特。作為示例，具有邏輯高狀態的頭部比特0和具有邏輯低狀態的頭部比特I指示信號DPL中的偶數編號比特2、4、6和8等于信號SA中的采樣比特，并且信號DPL中的奇數編號比特3、5、7和9等于信號SB中的采樣比特。在信號DPL中生成的10個比特的前數個集合之后，信號DPL中的偶數編號比特0、2、4、6和8等于信號SA中的采樣比特，并且信號DPL中的奇數編號比特1、3、5、7和9等于信號SB中的采樣比特。
[0047]在操作504中，計數器A電路442對信號SA中的由采樣器A電路414生成的在邏輯高狀態中的采樣比特進行計數，并且計數器B電路443對信號SB中的由采樣器B電路415生成的在邏輯高狀態中的采樣比特進行計數。在操作504中DCD校準邏輯電路421也確定信號SA中的采樣比特總數目和信號SB中的采樣比特總數目。
[0048]例如如果時鐘信號CKS的上升沿與被選信號DZ的上升沿并發并且時鐘信號CKSB的上升沿與信號DZ的下降沿并發，則這三個信號中的抖動使信號SA中的采樣比特近似50%在邏輯高狀態中并且使信號SB中的采樣比特近似50%在邏輯高狀態中。在判決操作505中，DCD校準邏輯電路421基于在信號SA和SB中的每個信號中接收的采樣比特總數目來確定信號SA中的在邏輯高狀態中的采樣比特的百分比和信號SB中的在邏輯高狀態中的采樣比特的百分比。在判決操作505中DCD校準邏輯電路421基于信號SA和SB中的在邏輯高狀態中的采樣比特的百分比來確定時鐘信號CKS和CKSB中的上升沿與被選信號DZ的上升和下降沿多么接近地對準。
[0049]在判決操作505中如果信號SA中的在邏輯高狀態中的采樣比特的百分比大于或者少于約50%或者信號SB中的在邏輯高狀態中的采樣比特的百分比大于或者少于約50%，則在操作506中DCD校準邏輯電路421改變PIC信號的邏輯狀態以使時鐘信號CKS和CKSB的上升沿與被選信號DZ的上升和下降沿更接近地對準。在操作506中相位插值器電路413基于DCD校準邏輯電路421生成的PIC信號的邏輯狀態中的改變來調整時鐘信號CKS和CKSB的相位。電路400重復操作503-506直至時鐘信號CKS和CKSB的上升沿與被選信號DZ的上升和下降沿盡可能接近地對準。
[0050]在不能對時鐘信號CKS和CKSB進行附加相位移位以將它們的上升沿與信號DZ的上升和下降沿更接近地對準時，電路400繼續操作507。在操作507中，D⑶校準邏輯電路421從信號SA中的在邏輯高狀態中的采樣比特數目(SumA)減去信號SB中的在邏輯高狀態中的采樣比特數目(SumB)以生成參考值D。然后在操作507中D⑶校準邏輯電路421在存儲器中存儲參考值D。
[0051]在一個備選實施例中，計數器A電路442對信號SA中的由采樣器A電路414生成的在邏輯低狀態中的采樣比特數目進行計數，并且計數器B電路443對信號SB中的由采樣器B電路415生成的在邏輯低狀態中的采樣比特數目進行計數。在這一實施例中，D⑶校準邏輯電路421確定信號SA中的在邏輯低狀態中的采樣比特的百分比和信號SB中的在邏輯低狀態中的采樣比特的百分比。DCD校準邏輯電路421和PI電路413然后基于這些百分比調整時鐘信號CKS和CKSB的相位以將時鐘信號CKS和CKSB的上升沿與信號DZ的上升和下降沿對準。
[0052]串行化電路101通過響應于時鐘信號CKOUT和CKOUTB而對數目為X的并行輸入數據信號DIN串行化來生成串行數據信號DSL。在圖2的測量和校準過程的操作508-515中的第二階段期間，設置輸入數據信號DIN中的數據比特為邏輯高狀態和邏輯低狀態的交替模式。串行化器電路101對數據信號DIN串行化以生成數據信號DSL中的也具有邏輯高狀態和邏輯低狀態的交替模式的串行數據比特。在信號DSL的奇數編號單位區間中的數據比特具有邏輯高狀態，并且在信號DSL的偶數編號單位區間中的數據比特具有邏輯低狀態。因此，如果I代表邏輯高狀態并且0代表邏輯低狀態，則數據信號DSL中的數據比特在操作508-515期間具有重復模式101010101010.? ?。
[0053]在圖1的實施例中，向上升/下降時間調整電路405的輸入提供時鐘網絡106生成的輸入時鐘信號CKIN和CKINB。上升/下降時間調整電路405通過對時鐘網絡106生成的輸入時鐘信號CKIN和CKINB延遲來生成輸出時鐘信號CKOUT和CKOUTB。上升/下降時間調整電路405是用于時鐘信號CKOUT和CKOUTB的占空比控制電路。上升/下降時間調整電路405基于數字控制信號NA、NB、NC、ND、PA、PB、PC和TO (即NA-ND和PA-PD)的8個集合設置時鐘信號CKOUT和CKOUTB中的邏輯狀態轉變的持續時間。控制信號NA、NB、NC、ND、PA、PB、PC和由DCD校準邏輯電路421生成。在這里描述的實施例中，NA、NB、NC、ND、PA、PB、PC和ro各自代表多個數 字控制信號的集合。
[0054]圖2的測量和校準過程的第二階段在操作508開始。在操作508中，設置選擇信號SEL為如下邏輯狀態，該邏輯狀態使復用器電路411從它的復用輸入之一向它的輸出提供數據信號DSL作為被選信號DZ。
[0055]在操作509中，如以上關于操作503描述的那樣,米樣器A電路414響應于時鐘信號CKS對被選信號DZ進行采樣以生成信號SA中的串行采樣比特，并且采樣器B電路415響應于時鐘信號CKSB對被選信號DZ進行采樣以生成信號SB中的串行采樣比特。
[0056]在操作509之前，如以上描述的那樣，復用器電路416和417分別在被選信號Ml和MO中向去串行化器418提供頭部信號Hl和HO的邏輯狀態，從而可以在并行信號DPL中標識來自信號SA和SB中的每個信號的比特。在操作509期間，復用器電路416和417分別在信號Ml和MO中向去串行化器電路418提供信號SA和SB的邏輯狀態。
[0057]在操作509期間去串行化器電路418響應于時鐘信號CKP對信號Ml和MO中的每個信號中的串行比特去串行化以生成并行信號DPL中的并行比特。去串行化器電路418在信號DPL中生成的并行比特的第一集合包括頭部比特。該頭部比特基于復用器電路416-417在操作509之前向去串行化器電路418提供的頭部信號Hl和HO生成。去串行化器電路418在信號DPL中生成的剩余比特是采樣器電路414-415在操作509期間在信號SA-SB中生成的采樣比特。
[0058]在操作510中，計數器A電路442對信號中的在邏輯高狀態中的采樣比特數目進行計數，并且計數器B電路553對信號SB中的在邏輯高狀態中的采樣比特數目進行計數。也在操作510中，如以上關于操作504描述的，DCD校準邏輯電路421確定信號SA中的采樣比特總數目和信號SB中的采樣比特總數目。
[0059]在判決操作511中，D⑶校準邏輯電路421基于信號SA和SB中的每個信號的采樣比特總數目確定信號SA中的在邏輯高狀態中的采樣比特的百分比和信號SB中的在邏輯高狀態中的采樣比特的百分比。如以上關于判決操作505描述的，在判決操作511中DCD校準邏輯電路421基于信號SA和SB中的在邏輯高狀態中的采樣比特的百分比來確定時鐘信號CKS和CKSB中的上升沿與被選信號DZ的上升和下降沿多么接近地對準。在操作509-515中，如在操作508中描述的那樣，從數據信號DSL生成被選信號DZ。
[0060]在判決操作511中如果時鐘信號CKS和CKSB的上升沿與被選信號DZ的上升和下降沿未對準，則在操作512中DCD校準邏輯電路421改變PIC信號的邏輯狀態以使時鐘信號CKS和CKSB的上升沿與被選信號DZ的上升和下降沿更接近地對準。在操作512中相位插值器電路413基于DCD校準邏輯電路421生成的PIC信號的邏輯狀態改變來調整時鐘信號CKS和CKSB的相位。電路400重復操作509-512直至時鐘信號CKS和CKSB的上升沿與被選信號DZ的上升和下降沿盡可能接近地對準。
[0061]在不能對時鐘信號CKS和CKSB進行附加相位移位以將它們的上升沿與信號DZ的上升和下降沿更接近地對準時，電路400繼續操作513。在判決操作513中，D⑶校準邏輯電路421從信號SA中的在邏輯高狀態中的采樣比特數目(SumE)減去信號SB中的在邏輯高狀態中的采樣比特數目(SumF)以生成占空比失真(D⑶)值。在判決操作513中，D⑶校準邏輯電路421確定DCD值是否等于在操作507中生成的參考值D。如果DCD值在判決操作513中不等于參考值D，則在操作514中DCD校準邏輯電路421改變上升/下降時間控制信號NA、NB、NC、ND、PA、PB、PC和中的一個或者多個上升/下降時間控制信號的邏輯狀態。
[0062]上升/下降時間調整電路405基于控制信號PA和NA中的改變來改變時鐘信號CKOUT中的邏輯高到低轉變的持續時間。上升/下降時間調整電路405基于控制信號PB和NB的改變來改變時鐘信號CKOUT中的邏輯低到高轉變的持續時間。上升/下降時間調整電路405基于控制信號和ND的改變來改變時鐘信號CKOUTB中的邏輯高到低轉變的持續時間。上升/下降時間調整電路405基于控制信號PC和NC的改變來改變時鐘信號CKOUTB中的邏輯低到高轉變的持續時間。
[0063]D⑶校準邏輯電路421基于D⑶值與參考值D之間的差值改變上升和下降時間控制信號PA-PD的邏輯狀態。在操作515中，上升/下降時間調整電路405基于控制信號PA-PD和NA-ND的邏輯狀態的改變來調整時鐘信號CKOUT和/或CKOUTB的上升和/或下降沿的持續時間以便減少或者消除時鐘信號CKOUT和CKOUTB中的占空比失真。
[0064]現在提供示例以舉例說明上升/下降時間調整電路405如何可以調整時鐘信號CKOUT和CKOUTB中的邏輯狀態轉變的上升和下降時間。在這些示例中，串行化器電路101響應于時鐘信號CKOUT對偶數信號中的邏輯高比特進行采樣，串行化器電路101響應于時鐘信號CKOUTB對奇數信號中的邏輯低比特進行采樣，對信號DZ中的上升沿進行移位以與時鐘信號CKS的上升沿對準，并且對信號DZ中的下降沿進行移位以與時鐘信號CKSB的上升沿對準。作為示例，在判決操作513中如果DCD值大于參考值D，則DCD校準邏輯電路421可以使上升/下降時間調整電路405增加時鐘信號CKOUT的下降沿的持續時間并且增加時鐘信號CKOUTB的上升沿的持續時間。作為另一示例，在判決操作513中如果DCD值少于參考值D，則DCD校準邏輯電路421可以使上升/下降時間調整電路405減小時鐘信號CKOUT的下降沿的持續時間并且減小時鐘信號CKOUTB的上升沿的持續時間。
[0065]電路400重復操作509-515直至SumE與SumF之間的差值等于參考值D或者更接近參考值D以便減少或者消除時鐘信號CKOUT和CKOUTB中的占空比失真。在判決操作513中在DVD值等于或者接近參考值D時，圖2的過程如氣泡516中所示終止。
[0066]在一個備選實施例中，D⑶校準邏輯電路421對信號SA和SB中的每個信號的在邏輯低狀態中的采樣比特數目進行采樣。在這一實施例中，DCD校準邏輯電路421基于這些計數值調整時鐘信號CKS和CKSB的相位以及時鐘信號CKOUT和CKOUTB的占空比。
[0067]圖3圖示根據本發明的一個實施例的反相可變下降時間緩沖器電路600的示例。緩沖器電路600位于上升/下降時間調整電路405中。緩沖器電路600包括p溝道金屬氧化物半導體場效應晶體管(MOSFET) 601A-601N。緩沖器電路600也包括n溝道M0SFET602A-602N和603A-603N。緩沖器電路600中的晶體管601、602和603的每個集合可以包括任何數目N (例如8)的晶體管。作為示例并且為了簡化附圖在圖3中示出了晶體管601-603的每個集合中的四個晶體管。緩沖器電路600延遲和反相在它的輸入IN接收的信號以在它的輸出OUT生成延遲和反相的輸出信號。
[0068]晶體管601A-601N并聯耦合于在電源電壓VCC的節點與輸出OUT之間。晶體管602A-602N的漏極耦合到輸出OUT。晶體管602A-602N的源極分別耦合到晶體管603A-603N的漏極。晶體管603A-603N的源極耦合到在接地電壓的節點。晶體管601A-60 IN和603A-603N中的每個晶體管的柵極耦合到輸入IN。
[0069]分別向晶體管602A-602N的柵極提供數目為N的數字下降時間控制信號N0-NM。M等于N-l。D⑶校準邏輯電路421生成下降時間控制信號NO-匪。下降時間控制信號NA、NB、NC和ND的四個集合中的每個集合包括下降時間控制信號NO-NM的單獨集合。
[0070]DCD校準邏輯電路421改變下降時間控制信號NO-NM的邏輯狀態以便調整在輸出OUT生成的信號中的邏輯高到低轉變的持續時間。DCD校準邏輯電路421使下降時間控制信號NO-NM中的一個或者多個下降時間控制信號從高到低轉變以關斷晶體管602A-602N中的更多晶體管。關斷晶體管602A-602N中的更多晶體管減少經過晶體管602A-602N和603A-603N的響應于在IN的輸入信號中的邏輯低到高轉變而將在輸出OUT的電壓從VCC拉向接地的總下拉電流。因此，增加在邏輯低狀態中的下降時間控制信號NO-NM的數目增加在輸出OUT生成的信號中的邏輯高到低轉變的持續時間。
[0071]D⑶校準邏輯電路421使下降時間控制信號NO-NM中的一個或者多個下降時間控制信號從低到高轉變以導通晶體管602A-602N中的更多晶體管。導通晶體管602A-602N中的更多晶體管增加經過晶體管602A-602N和603A-603N的響應于在IN的輸入信號中的邏輯低到高轉變而將在輸出OUT的電壓從VCC拉向接地的總下拉電流。因此，增加在邏輯高狀態中的下降時間控制信號NO-NM的數目減小在輸出OUT生成的信號中的邏輯高到低轉變的持續時間。[0072]圖4圖示根據本發明的一個實施例的反相可變上升時間緩沖器電路700的示例。緩沖器電路700位于上升/下降時間調整電路405中。緩沖器電路700包括p溝道金屬氧化物半導體場效應晶體管(MOSFET)701A-70IN和702A-702N。緩沖器電路700也包括n溝道M0SFEI703A-703N。緩沖器電路700中的晶體管701、702和703的每個集合可以包括任何數目N (例如8)的晶體管。作為示例并且為了簡化附圖在圖4中示出了晶體管701-703的每個集合中的四個晶體管。緩沖器電路700延遲和反相在它的輸入IN接收的信號以在它的輸出OUT生成延遲和反相的輸出信號。
[0073]晶體管701A-701N分別耦合于在電源電壓VCC的節點與晶體管702A-702N的漏極之間。晶體管702A-702N的源極耦合到輸出OUT。晶體管703A-703N的漏極耦合到輸出OUT。晶體管703A-703N的源極耦合到在接地電壓的節點。晶體管701A-701N和703A-703N中的每個晶體管的柵極耦合到輸入IN。
[0074]分別向晶體管702A-702N的柵極提供數目為N的數字上升時間控制信號P0-PM。D⑶校準邏輯電路421生成上升時間控制信號P0-PM。上升時間控制信號PA、PB、PC和的四個集合中的每個集合包括上升時間控制信號PO-PM的單獨集合。
[0075]D⑶校準邏輯電路421改變上升時間控制信號PO-PM的邏輯狀態以便調整在輸出OUT生成的信號中的邏輯低到高轉變的持續時間。DCD校準邏輯電路421使上升時間控制信號PO-PM中的一個或者多個上升時間控制信號從低到高轉變以關斷晶體管702A-702N中的更多晶體管。關斷晶體管702A-702N中的更多晶體管減少經過晶體管701A-701N和702A-702N的響應于在IN的輸入信號中的邏輯高到低轉變而將在輸出OUT的電壓從接地拉向VCC的總上拉電流。因此，增加在邏輯高狀態中的上升時間控制信號PO-PM的數目增加在輸出OUT生成的信號中的邏輯低到高轉變的持續時間。
[0076]D⑶校準邏輯電路421使上升時間控制信號PO-PM中的一個或者多個上升時間控制信號從高到低轉變以導通晶體管702A-702N中的更多晶體管。導通晶體管702A-702N中的更多晶體管增加經過701A-701N和702A-702N的響應于在IN的輸入信號中的邏輯高到低轉變而將在輸出OUT的電壓從C接地拉向VC的總上拉電流。因此，增加在邏輯低狀態中的上升時間控制信號PO-PM的數目減小在輸出OUT生成的信號中的邏輯低到高轉變的持續時間。
[0077]圖5圖示根據本發明的一個實施例的上升/下降時間調整電路405的示例。上升/下降時間調整電路405包括反相可變上升時間緩沖器電路700A-700D和反相可變下降時間緩沖器電路600A-600D。
[0078]反相可變上升時間緩沖器電路700A-700D中的每個反相可變上升時間緩沖器電路包括如圖4中所示的可變上升時間緩沖器電路700的電路裝置。反相可變下降時間緩沖器電路600A-600D中的每個反相可變下降時間緩沖器電路包括如圖3中所示的可變下降時間緩沖器電路600的電路裝置。
[0079]緩沖器電路700A、600A、600B和700B如圖5中所示串聯耦合在一起。緩沖器電路600C、700C、700D和600D如圖5中所示串聯耦合在一起。
[0080]向緩沖器電路700A的IN輸入提供時鐘信號CKIN。向緩沖器電路600C的IN輸入提供時鐘信號CKINB。分別向緩沖器電路600A、600B和700B的IN輸入提供在緩沖器電路700A、600A和600B的OUT輸出生成的輸出信號。分別向緩沖器電路700C、700D和600D的IN輸入提供在緩沖器電路600C、700C和700D的OUT輸出生成的輸出信號。緩沖器電路700B在它的OUT輸出生成時鐘信號CK0UT。緩沖器電路600D在它的OUT輸出生成時鐘信號 CKOUTB。
[0081]分別向反相可變上升時間緩沖器電路700A、700B、700C和700D的控制輸入提供上升時間控制信號POA-PMA、POB-PMB, POCA-PMC和P0D-PMD。上升時間控制信號P0A-PMA、POB-PMB, POC-PMC和POD-PMD的4個集合分別對應于圖4中所示的緩沖器電路700A-700D中的上升時間控制信號P0-PM。分別向反相可變下降時間緩沖器電路600A、600B、600C和600D的控制輸入提供下降時間控制信號NOA-NMA、NOB-NMB、NOC-NMC和N0D-NMD。下降時間控制信號NOA-NMA、NOB-NMB, NOCA-NMC和NOD-NMD的4個集合分別對應于圖3中所示的緩沖器電路600A-600D中的下降時間控制信號N0-NM。
[0082]DCD 校準邏輯電路 421 生成控制信號 POA-PMA、POB-PMB, POC-PMC, POD-PMD,NOA-NMA,NOB-NMB、NOC-NMC 和 N0D-NMD。上升時間控制信號 POA-PMA、POB-PMB、POC-PMC 和POD-PMD分別是以上關于圖1描述的上升時間控制信號PA、PB、PC和H)。下降時間控制信號NOA-NMA、NOB-NMB, NOC-NMC和NOD-NMD分別是以上關于圖1描述的下降時間控制信號NA、NB、NC和ND。因此，在圖5的實施例中，控制信號PA、PB、PC、PD、NA、NB、NC和ND的8個集合中的每個集合包括編號為0至M的數目為N的控制信號。
[0083]在圖5的實施例中，D⑶校準邏輯電路421變化控制信號P0A-PMA和N0A-NMA的邏輯狀態以便變化時鐘信號CKOUT中的邏輯高到低轉變的持續時間。DCD校準邏輯電路421變化控制信號POB-PMB和NOB-NMB的邏輯狀態以便變化時鐘信號CKOUT中的邏輯低到高轉變的持續時間。DCD校準邏輯電路421變化控制信號POC-PMC和NOC-NMC的邏輯狀態以便變化時鐘信號CKOUTB中的邏輯低到高轉變的持續時間。DCD校準邏輯電路421變化控制信號POD-PMD和NOD-NMD的邏輯狀態以便變化時鐘信號CKOUTB中的邏輯高到低轉變的持續時間。如以上關于圖1-2描述的那樣，DCD校準邏輯電路421變化時鐘信號CKOUT和CKOUTB中的邏輯低到高與邏輯高到低轉變的持續時間以便減少或者消除時鐘信號CKOUT和CKOUTB中的占空比失真。
[0084]圖6是可以包括本發明的各個方面的現場可編程門陣列(FPGA) 900的簡化局部框圖。FPGA900僅為可以包括本發明的特征的集成電路的一個示例。應當理解本發明的實施例可以使用于許多類型的集成電路中、比如現場可編程門陣列(FPGA)、可編程邏輯器件(PLD)、復雜可編程邏輯器件(CPLD)、可編程邏輯陣列(PLA)、專用集成電路(ASIC)、存儲器集成電路、中央處理單元、微處理器、模擬集成電路等。
[0085]FPGA900包括具有可變長度和速度的互連導體的列和行網絡互連的可編程邏輯陣列塊(或者LAB) 902的二維陣列。LAB902包括多個(例如10個)邏輯元件(或者LE)。
[0086]邏輯元件(LE)是提供高效實施用戶定義的邏輯功能的可編程邏輯電路塊。FPGA具有可以被配置用于實施各種組合和次序功能的許多邏輯元件。邏輯元件有權訪問可編程互連結構。可編程互連結構可以被編程用于在幾乎任何期望的配置中來互連邏輯元件。
[0087]FPGA900還包括如下分布式存儲器結構，該分布式存儲器結構包括在整個陣列內提供的可變大小的隨機訪問存儲器(RAM)塊。RAM塊例如包括塊904、塊906和塊908。這些存儲器塊也可以包括移位寄存器和先入先出(FIFO)緩沖器。
[0088]FPGA900還包括數字信號處理(DSP)塊910，這些DSP塊可以例如實施具有加法或者減法特征的乘法器。輸入/輸出元件(IOE) 912支持許多單端和差分輸入/輸出標準。10E912包括耦合到集成電路的管腳的輸入和輸出緩沖器。管腳是FPGA管芯的可以用來在FPGA與一個或者多個外部設備之間傳送輸入信號、輸出信號和供應信號的外部端子。一個或者多個10E912可以包括圖1中所示電路裝置。這里出于示例的目的而描述FPGA900。本發明的實施例可以實施于許多不同類型的集成電路中。
[0089]也可以在具有FPGA作為若干部件之一的系統中實施本發明。圖7示出可以體現本發明的技術的示例數字系統1000的框圖。系統1000可以是編程的數字計算機系統、數字信號處理系統、專用數字交換網絡或者其它處理系統。另外，這樣的系統可以設計用于各種各樣的應用、比如電信系統、汽車系統、控制系統、消費電子、個人計算機、因特網通信和聯網等。另外，系統1000可以被提供在單個板上、在多個板上或者在多個殼體內。
[0090]系統1000包括由一個或者多個總線互連的處理單元1002、存儲器單元1004和輸入/輸出(I/o)單元1006。根據這一示例實施例，在處理單元1002中嵌入FPGA1008。FPGA1008在圖7的系統內可以服務于許多不同目的。FPGA1008可以例如是處理單元1002的支持其內部和外部操作的邏輯構建塊。FPGA1008被編程用于實施為了執行它在系統操作中的特定作用而必需的邏輯功能。FPGA1008可以特殊地通過連接1010耦合到存儲器1004并且通過連接1012耦合到I/O單元1006。
[0091]處理單元1002可以將數據引向適當系統部件用于處理或者存儲、執行存儲器1004中存儲的程序、經由I/O單元1006接收和發送數據或者其它相似功能。處理單元1002可以是中央處理單元(CPU)、微處理器、浮點協同處理器、圖形協同處理器、硬件控制器、微控制器、被編程用于用作控制器、網絡控制器或者任何類型的處理器或者控制器的現場可編程門陣列。另外，在許多實施例中，經常不需要存在CPU。
[0092]例如取代CPU，一個或者多個FPGA1008可以控制系統的邏輯操作。作為另一示例，FPGA1008充當可以按需被重新編程用于操縱特定計算任務的可重新配置處理器。備選地，FPGA1008本身可以包括嵌入式微處理器。存儲器單元1004可以是隨機存取存儲器(RAM)、只讀存儲器(ROM)、固定或者軟盤介質、閃存、磁帶或者任何其它存儲裝置或者這些存儲裝置的任何組合。
[0093]已經出于示例和描述的目的而呈現本發明的示例實施例的前文描述。前文描述未旨在于窮舉本發明或者使本發明限于這里公開的示例。在一些實例中，本發明的特征可以在不對應使用所闡述的其它特征的情況下實施。在不脫離本發明的精神的情況下，可以在上述教導下進行許多修改、替換和變化。
【權利要求】
1.一種系統，包括: 發送器電路，可操作用于響應于第一周期性信號提供輸出信號； 復用器電路，可操作用于在第一操作階段期間提供第二周期性信號作為被選信號，其中所述復用器電路可操作用于在第二操作階段期間提供所述發送器電路的所述輸出信號作為所述被選信號； 第一采樣器電路，可操作用于在所述第一操作階段期間生成所述被選信號的第一采樣，其中所述第一采樣器電路可操作用于在所述第二操作階段期間生成所述被選信號的第二采樣；以及 占空比控制電路，可操作用于基于所述第一采樣和所述第二采樣來調整所述第一周期性信號的占空比。
2.根據權利要求1所述的系統，還包括: 相位移位電路，可操作用于生成第三周期性信號，其中所述第一采樣器電路可操作用于響應于所述第三周期性信號生成所述第一采樣和所述第二采樣；以及 校準電路，可操作用于使所述相位移位電路基于所述第一采樣和所述第二采樣調整所述第三周期性信號的相位。
3.根據權利要求1所述的系統，還包括: 第二采樣器電路，可操作用于在所述第一操作階段期間生成所述被選信號的第三采樣，其中所述第二采樣器電路可操作用于在所述第二操作階段期間生成所述被選信號的第四采樣， 其中所述占空比控制電路可操作用于基于所述第一采樣、所述第二采樣、所述第三采樣和所述第四采樣調整所述第一周期性信號的所述占空比。
4.根據權利要求3所述的系統，還包括: 相位移位電路，可操作用于生成第三周期性信號和第四周期性信號，其中所述第一采樣器電路可操作用于響應于所述第三周期性信號生成所述第一采樣和所述第二采樣，并且其中所述第二采樣器電路可操作用于響應于所述第四周期性信號生成所述第三采樣和所述第四采樣；以及 校準電路，可操作用于使所述相位移位電路在所述第一操作階段期間基于所述第一采樣和所述第三采樣調整所述第三周期性信號和所述第四周期性信號的相位，其中所述校準電路可操作用于使所述相位移位電路在所述第二操作階段期間基于所述第二采樣和所述第四采樣調整所述第三周期性信號和所述第四周期性信號的所述相位。
5.根據權利要求4所述的系統，還包括: 振蕩器電路，可操作用于生成所述第二周期性信號，其中所述振蕩器電路可操作用于生成向所述相位移位電路的輸入提供的第五周期性信號。
6.根據權利要求1所述的系統，還包括: 校準電路，可操作用于基于所述第一采樣和所述第二采樣來控制所述占空比控制電路中的上拉電流和下拉電流以控制所述第一周期性信號的所述占空比。
7.根據權利要求1所述的系統，其中所述占空比控制電路包括可操作用于提供可變上拉電流的第一緩沖器電路和可操作用于提供可變下拉電流的第二緩沖器電路，其中所述第一緩沖器電路和所述第二緩沖器電路緩沖第三周期性信號以生成所述第一周期性信號，并且其中基于所述第一采樣和所述第二采樣來變化所述第一緩沖器電路的所述可變上拉電流和所述第二緩沖器電路的所述可變下拉電流。
8.根據權利要求1所述的系統，還包括: 校準電路，可操作用于比較所述第一采樣的計數與所述第二采樣的計數以確定所述占空比控制電路向所述第一周期性信號的所述占空比提供的調整。
9.根據權利要求3所述的系統，還包括: 校準電路，可操作用于比較所述第一采樣和所述第三采樣之間的差值與所述第二采樣和所述第四采樣之間的差值以確定所述占空比控制電路向所述第一周期性信號的所述占空比提供的調整。
10.根據權利要求1所述的系統，其中所述系統在可編程邏輯集成電路中。
11.一種電路,包括: 發送器電路，可操作用于響應于第一周期性信號提供輸出信號； 復用器電路，可操作用于在第一操作階段期間提供第二周期性信號作為被選信號，其中所述復用器電路可操作用于在第二操作階段期間提供所述發送器電路的所述輸出信號作為所述被選信號； 采樣器電路裝置，可操作用于在所述第一操作階段期間生成所述被選信號的第一采樣和在所述第二操作階段期間生成所述被選信號的第二采樣； 占空比控制電路，可操作用于控制所述第一周期性信號的占空比；以及 校準電路，可操作用于`使所述占空比控制電路基于在所述第一采樣與所述第二采樣之間的比較來調整所述第一周期性信號的所述占空比。
12.根據權利要求11所述的電路，其中所述采樣器電路裝置可操作用于在所述第一操作階段期間生成所述被選信號的第三采樣和在所述第二操作階段期間生成所述被選信號的第四采樣，其中所述第一采樣和所述第三采樣指示所述被選信號中的上升沿的定時，并且其中所述第二采樣和所述第四采樣指示所述被選信號中的下降沿的定時。
13.根據權利要求12所述的電路，其中所述校準電路可操作用于確定在具有預定義狀態的所述第一采樣的數目與具有所述預定義狀態的所述第三采樣的數目之間的第一差值， 其中所述校準電路可操作用于確定在具有所述預定義狀態的所述第二采樣的數目與具有所述預定義狀態的所述第四采樣的數目之間的第二差值，以及 其中所述校準電路可操作用于使所述占空比控制電路基于在所述第一差值與所述第二差值之間的比較調整所述第一周期性信號的所述占空比。
14.根據權利要求12所述的電路，還包括: 相位移位電路，可操作用于生成第三周期性信號和第四周期性信號，其中所述采樣器電路裝置可操作用于響應于所述第三周期性信號生成所述第一采樣和所述第二采樣，并且其中所述采樣器電路裝置可操作用于響應于所述第四周期性信號生成所述第三采樣和所述第四采樣， 其中所述校準電路可操作用于使所述相位移位電路在所述第一操作階段期間基于所述第一采樣和所述第三采樣調整所述第三周期性信號和所述第四周期性信號的相位，并且其中所述校準電路可操作用于使所述相位移位電路在所述第二操作階段期間基于所述第二采樣和第四采樣調整所述第三周期性信號和所述第四周期性信號的相位。
15.根據權利要求11所述的電路，其中所述校準電路可操作用于基于所述第一采樣和所述第二采樣來控制所述占空比控制電路中的上拉電流和下拉電流以控制所述第一周期性信號的所述占空比。
16.根據權利要求11所述的電路，其中所述占空比控制電路包括可操作用于提供可變上拉電流的第一緩沖器電路和可操作用于提供可變下拉電流的第二緩沖器電路，其中所述第一緩沖器電路和所述第二緩沖器電路緩沖第三周期性信號以生成所述第一周期性信號，并且其中所述校準電路基于所述第一采樣和所述第二采樣來變化所述第一緩沖器電路的所述可變上拉電流和所述第二緩沖器電路的所述可變下拉電流。
17.一種方法，包括: 響應于第一周期性信號生成數據信號； 在第一操作階段期間提供第二周期性信號作為被選信號； 在第二操作階段期間提供所述數據信號作為所述被選信號； 在所述第一操作階段期間生成所述被選信號的第一采樣； 在所述第二操作階段期間生成所述被選信號的第二采樣；以及基于所述第一采樣和所述第二采樣來調整所述第一周期性信號的占空比以減少所述第一周期性信號中的占空比失真。
18.根據權利要求17所述的方法，還包括: 在所述第一操作階段期間生成所述被選信號的第三采樣；以及在所述第二操作階段期間生成所述被選信號的第四采樣，其中所述第一采樣和所述第三采樣指示所述被選信號中的上升沿的定時，并且其中所述第二采樣和所述第四采樣指示所述被選信號中的下降沿的定時。
19.根據權利要求18所述的方法，還包括: 確定在具有預定義狀態的所述第一采樣的數目與具有所述預定義狀態的所述第三采樣的數目之間的第一差值； 確定在具有所述預定義狀態的所述第二采樣的數目與具有所述預定義狀態的所述第四采樣的數目之間的第二差值；以及 基于在所述第一差值與所述第二差值之間的比較來調整所述第一周期性信號的所述占空比。
20.根據權利要求17所述的方法，還包括: 生成第三周期性信號，其中在所述第一操作階段期間生成所述被選信號的第一采樣包括響應于所述第三周期性信號生成所述被選信號的所述第一采樣，并且其中在所述第二操作階段期間生成所述被選信號的第二采樣包括響應于第三周期性信號生成所述被選信號的所述第二采樣；以及 基于所述第一采樣和所述第二采樣來調整所述第三周期性信號的相位以減少在所述第三周期性信號的邊沿與所述被選信號的邊沿之間的未對準。
21.根據權利要求17所述的方法，其中基于所述第一采樣和所述第二采樣來調整所述第一周期性信號的占空比以減少所述第一周期性信號中的占空比失真包括基于所述第一采樣和所述第二采樣來控制第一緩沖器中的上拉電流和第二緩沖器中的下拉電流以控制所述第一周期性信號的所述占空比。
【文檔編號】H04B1/04GK103493379SQ201280016896
【公開日】2014年1月1日 申請日期:2012年3月27日 優先權日:2011年4月8日
【發明者】丁瑋琦, S·舒馬拉耶夫, W·王, T·T·黃, 柯燕京 申請人:阿爾特拉公司