專利名稱：基于高速收發芯片的10g誤碼測試儀的制作方法
技術領域：
本實用新型涉及數字通信系統的技術領域，尤其涉及一種基于高速收發芯片的IOG誤碼測試儀。
背景技術：
誤碼測試儀是數字通信中最重要、最基本的測試儀器，主要用于測試數字通信信號的傳輸質量，其主要測試參數包括誤碼、告警等，其廣泛應用于數字通信設備的研制、生產、維修和計量測試，還可應用于數字通信網絡的施工、開通驗收和維護測試。國內現有的誤碼測試儀最高速率為lOGbps，大多采用FPGA方式實現誤碼測試。由于FPGA —般規模較大，功耗也相對較高，對電源需求也相對高。因此，基于FPGA的誤碼測試儀小型化難度很高。
實用新型內容本實用新型的主要目的是提出一種基于高速收發芯片的IOG誤碼測試儀，旨在提高誤碼測試儀的信號處理速度和測試性能，而且實現誤碼測試儀的小型化和集成化，降低成本和功耗。為了達到上述目的，本實用新型提出一種基于高速收發芯片的IOG誤碼測試儀，該基于高速收發芯片的IOG誤碼測試儀與被測設備連接，包括用于產生偽隨機碼序列并能檢測誤碼的高速收發芯片、用于提供參考時鐘的時鐘源、用于控制各功能模塊正常工作并根據各功能模塊的狀態發出相應信息的控制模塊、用于控制所述高速收發芯片測試誤碼率并顯示測試結果的上位機以及用于連接所述控制模塊和所述上位機的USB/I2C協議轉換模塊；其中:所述高速收發芯片的碼型產生端與所述被測設備的接收端連接，所述高速收發芯片的誤碼檢測端與所述被測設備的發射端連接，所述高速收發芯片的時鐘端與所述時鐘源連接，所述高速收發芯片的控制端與所述控制模塊的I/o 口連接，所述控制模塊的輸出端與所述USB/I2C協議轉換模塊的輸入端連接，所述USB/I2C協議轉換模塊的輸出端與上位機的USB 口連接。優選地，所述時鐘源為SI514晶體振蕩器。優選地，所述高速收發芯片為PHY1066芯片。優選地，所述高速收發芯片包括碼型產生模塊和誤碼檢測模塊；其中:所述碼型產生模塊的發射端作為所述高速收發芯片的碼型產生端，與所述被測設備的接收端連接；所述誤碼檢測模塊的接收端作為所述高速收發芯片的碼型檢測端，與所述被測設備的發射端連接。優選地，所述控制模塊為ADUC7020單片機。優選地，所述USB/I2C協議轉換模塊為CP2112模塊。優選地，所述上位機為PC機。[0014]本實用新型提出的基于高速收發芯片的IOG誤碼測試儀，通過采用PHY1066芯片中的碼型產生模塊產生偽隨機碼序列，誤碼檢測模塊進行誤碼統計，并計算誤碼率，通過ADUC7020單片機控制各模塊的正常工作，根據各模塊的狀態，發出誤碼事件、狀態告警、故障提示等信息，ADuC7020單片機通過CP2112模塊的接口轉換處理，與PC機進行數據交換，PC機顯示測試結果，實現誤碼測試。本實用新型基于高速收發芯片的IOG誤碼測試儀的測試速率達到lOGbps，可以測試高速光電信號。同時，與現有的誤碼測試儀相比，本實用新型提出的基于高速收發芯片的IOG誤碼測試儀提高了誤碼測試儀的信號處理速度和測試性能，降低了測試過程中出現的故障或測試不準確等問題，實現誤碼測試儀的小型化和集成化，降低成本和功耗。
圖1為本實用新型基于高速收發芯片的IOG誤碼測試儀較佳實施例的模塊結構示意圖；圖2為本實用新型基于高速收發芯片的IOG誤碼測試儀較佳實施例的主要單元模塊結構示意圖。本實用新型目的的實現、功能特點及優點將結合實施例，參照附圖做進一步說明。
具體實施方式
以下結合說明書附圖及具體實施例進一步說明本實用新型的技術方案。應當理解，此處所描述的具體實施例僅僅用以解釋本實用新型，并不用于限定本實用新型。參照圖1，圖1為本實用新型基于高速收發芯片的IOG誤碼測試儀較佳實施例的模塊結構示意圖。本實用新型實施例中，基于高速收發芯片的IOG誤碼測試儀，與被測設備10連接，包括高速收發芯片20、時鐘源30、控制模塊40、USB/I2C協議轉換模塊50和上位機60。在本實施例中，高速收發芯片20用于產生偽隨機碼序列并能檢測誤碼，時鐘源30用于提供參考時鐘，作為高速收發芯片20的參考時鐘，控制模塊40用于控制各功能模塊正常工作并根據各功能模塊的狀態發出相應信息，上位機60用于控制高速收發芯片20測試誤碼率并顯示測試結果，USB/I2C協議轉換模塊50用于連接控制模塊40和上位機60。其中，高速收發芯片20的碼型產生端與被測設備10的接收端連接，高速收發芯片20的誤碼檢測端與被測設備10的發射端連接，高速收發芯片20與被測設備10之間，通過同軸電纜連接，高速收發芯片20的時鐘端與時鐘源30連接，高速收發芯片20的控制端與控制模塊40的I/O 口連接，控制模塊40的輸出端與USB/I2C協議轉換模塊50的輸入端連接，USB/I2C協議轉換模塊50的輸出端與上位機60的USB 口連接。本實施例中，上電時，控制模塊40對高速收發芯片20和時鐘源30進行初始化，控制各功能模塊，即高速收發芯片20、時鐘源30、USB/I2C協議轉換模塊50和上位機60的正常工作，時鐘源30振蕩產生一參考時鐘，并將該參考時鐘輸出至高速收發芯片20，該高速收發芯片20根據時鐘源30振蕩所提供的參考時鐘，獲得單一的本地時鐘，本地時鐘與參考時鐘同步后，高速收發芯片20產生偽隨機碼序列；而且，高速收發芯片20接收被測設備10輸入的電信號，控制模塊40控制高速收發芯片20對電信號進行誤碼測試，將該電信號與本地時鐘逐比特比較，高速收發芯片20根據比較結果，統計當前誤碼個數，并根據測試時間計算出當前誤碼率。本實施例計算誤碼率的公式如下:Pe=Ne/N式中Pe為誤碼率；Ne為其中出錯的位數；N為傳輸的數據總數。控制模塊40將高速收發芯片20所統計的誤碼個數和所計算出的誤碼率輸出至USB/I2C協議轉換模塊50，經USB/I2C協議轉換模塊50的接口轉換處理后，控制模塊40和上位機60可以進行數據交換，USB/I2C協議轉換模塊50根據控制模塊40所記錄的誤碼個數數據和誤碼率數據，將誤碼個數數據和誤碼率數據轉換為上位機60能夠識別的數據，上位機60將測試結果進行實時顯示。本實施例通過高速收發芯片20產生連續偽隨機碼序列、統計誤碼個數和計算誤碼率，通過控制模塊40控制各模塊的正常工作，根據各模塊的狀態，發出誤碼事件、狀態告警、故障提示等信息，上位機60通過USB/I2C協議轉換模塊50與控制模塊40進行數據交換，并將誤碼測試結果給予顯示，實現測試速率高達IOGbps的誤碼測試儀，提高了誤碼測試儀的信號處理速度和測試性能，實現誤碼測試儀的小型化和集成化。結合圖1和圖2，圖1為本實用新型基于高速收發芯片的IOG誤碼測試儀較佳實施例的模塊結構示意圖；圖2為本實用新型基于高速收發芯片的IOG誤碼測試儀較佳實施例的主要單元模塊結構示意圖。上述實施例中，時鐘源30優選地選用SI514晶體振蕩器31。SI514晶體振蕩器31的工作頻率為155.52MHz，頻偏小于50PPM。利用SI514晶體振蕩器31產生穩定的參考時鐘，作為高速收發芯片20的參考時鐘。另外，以上僅僅以一具體實施例進行說明，也可以選用具有同等性能，能夠提供參考時鐘的其他等效晶體振蕩器作為時鐘源30。上述實施例中，高速收發芯片20優選地選用PHY1066芯片21。具體地，高速收發芯片21包括碼型產生模塊211和誤碼檢測模塊212。其中，碼型產生模塊211的發射端作為高速收發芯片20的碼型產生端，與被測設備10的接收端連接；誤碼檢測模塊212的接收端作為高速收發芯片20的碼型檢測端，與所述被測設備10的發射端連接。PHY1066芯片21支持多種速率，內部集成了 BERT (Bit Error Rate Tester,比特誤碼率測試儀)和PRBS (Pseudo Random Binary Sequence,偽隨機二進制序列)功能模塊，其中，PRBS功能模塊為PHY1066芯片21的碼型產生模塊211，與被測設備10的接收端連接，BERT功能模塊為PHY1066芯片21的誤碼檢測模塊212，與被測設備10的發射端連接；PHY1066芯片21支持高達IOGbps的碼型發生、誤碼分析和BERT測試能力，測試碼型包括PRBS:231-1，PRBS:223_1，PRBS:215_1，PRB:S27_1，測試誤碼的速率高達 IlGbps0本實施例中，PHY1066芯片21與被測設備10之間，通過同軸電纜連接，并進行高速串行數據的傳輸，PHY1066芯片21的碼型產生模塊211以SI514晶體振蕩器31產生的參考時鐘作為參考，獲得單一的本地時鐘，該本地時鐘與SI514晶體振蕩器31提供的參考時鐘同步及對比，產生連續偽隨機碼序列，將該偽隨機碼序列從碼型產生模塊211的發射端發送至被測設備10的接收端，被測設備10經處理后發送電信號；PHY1066芯片21的誤碼檢測模塊212接收被測設備10所發送的電信號，并對電信號進行檢測，統計誤碼個數，并計算誤碼率。與現有的收發芯片相比，本實施例所采用的PHY1066芯片21能夠測試的誤碼速率更快，而且成本和功耗低。值得說明的是，以上僅僅以一具體實施例進行說明，也可以選用具有相同功能，能夠產生連續偽隨機碼型序列、統計誤碼和計算誤碼率，支持IOGbps碼型測試的其他等效高速收發芯片作為高速收發芯片20。具體地，控制模塊40優選地選用ADUC7020單片機41。ADUC7020單片機具有高速率、低功耗、保密性好、成本低廉等優點，能夠支持IOGbps傳輸速率的誤碼測試儀，大大地降低了測試過程中出現的故障或測試不準確等問題。與現有的用于記錄PHY1066芯片21所統計的誤碼個數和計算的誤碼率的單片機相比，該ADuC7020單片機41能夠支持更高的傳輸速率。ADUC7020單片機是實用新型基于高速收發芯片的IOG誤碼測試儀的控制核心，上電時，對各功能模塊進行配置，控制各功能模塊的正常工作，并根據各功能模塊提供的狀態，向上位機60發出誤碼事件、狀態告警、故障提示等信息。另外，以上僅僅以一具體實施例進行說明，也可以選用具有相同功能，能夠控制各功能模塊正常工作，發送各功能模塊狀態的相應信息的其他等效單片機作為控制模塊40。具體地，USB/I2C協議轉換模塊50優選地選用CP2112模塊51。CP2112模塊51是USB轉I2C的單芯片轉換1C，本實施例通過CP2112模塊51進行接口轉換處理，通過USB接口，即可使ADuC7020單片機41與上位機60連接，并進行數據交換，USB接口具有的即插即用和熱插拔功能，使得上位機60能夠實時顯示誤碼測試的結果，通信方便可靠。與現有的接口轉換模塊相比，該CP2112模塊51能夠支持的傳輸速率高達 400Kbps。另外，以上僅僅以一具體實施例進行說明，也可以選用具有相同功能，能夠實現控制模塊40與上位機60進行數據交換的其他等效轉換模塊作為USB/I2C協議轉換模塊50。具體地，上位機60優選地選用PC機61。本實施例通過在PC機61上編程，對PHY1066芯片21中的各寄存器進行設置，并將控制命令通過CP2112模塊51發送給ADuC7020單片機41，ADuC7020單片機41再將控制命令發送給PHY1066芯片21，完成對各寄存器的設置，實現ADuC7020單片機41對PHY1066芯片21的控制；同時，PC機61將ADuC7020單片機41所記錄的測試結果，實施顯示處理，以便分析和判斷誤碼測試儀測試的準確性。本實施例優選地用于在PC機61上顯示誤碼測試結果的程序采用C#語言編寫，C#語言簡單且易于調試，另外，根據調試方便需要也可以米用其他計算機語目來編寫。本實用新型提出的基于高速收發芯片的IOG誤碼測試儀，通過采用PHY1066芯片21中的碼型產生模塊211產生偽隨機碼序列，誤碼檢測模塊212進行誤碼統計，并計算誤碼率，通過ADuC7020單片機41控制各模塊的正常工作，根據各模塊提供的狀態，發出誤碼事件、狀態告警、故障提示等信息，ADuC7020單片機41通過CP2112模塊51的接口轉換處理，與PC機61進行數據交換，PC機61顯示測試結果，實現誤碼測試。本實用新型基于高速收發芯片的IOG誤碼測試儀的測試速率達到lOGbps，可以測試高速光電信號。同時，與現有的誤碼測試儀相比，本實用新型提出的基于高速收發芯片的IOG誤碼測試儀提高了誤碼測試儀的信號處理速度和測試性能，降低了測試過程中出現的故障或測試不準確等問題，實現誤碼測試儀的小型化和集成化，降低成本和功耗。以上所述僅為本實用新型的優選實施例，并非因此限制本實用新型的專利范圍，凡是利用本實用新型說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本實用新型的專利保護范圍內。
權利要求1.一種基于高速收發芯片的IOG誤碼測試儀，與被測設備連接，其特征在于，包括用于產生偽隨機碼序列并能檢測誤碼的高速收發芯片、用于提供參考時鐘的時鐘源、用于控制各功能模塊正常工作并根據各功能模塊的狀態發出相應信息的控制模塊、用于控制所述高速收發芯片測試誤碼率并顯示測試結果的上位機以及用于連接所述控制模塊和所述上位機的USB/I2C協議轉換模塊；其中: 所述高速收發芯片的碼型產生端與所述被測設備的接收端連接，所述高速收發芯片的誤碼檢測端與所述被測設備的發射端連接，所述高速收發芯片的時鐘端與所述時鐘源連接，所述高速收發芯片的控制端與所述控制模塊的I/O 口連接，所述控制模塊的輸出端與所述USB/I2C協議轉換模塊的輸入端連接，所述USB/I2C協議轉換模塊的輸出端與上位機的USB 口連接。
2.如權利要求1所述的IOG誤碼測試儀，其特征在于，所述時鐘源為SI514晶體振蕩器。
3.如權利要求1所述的IOG誤碼測試儀，其特征在于，所述高速收發芯片為PHY1066芯片。
4.如權利要求3所述的IOG誤碼測試儀，其特征在于，所述高速收發芯片包括碼型產生模塊和誤碼檢測模塊；其中: 所述碼型產生模塊的發射端作為所述高速收發芯片的碼型產生端，與所述被測設備的接收端連接；所述誤碼檢測模塊的接收端作為所述高速收發芯片的碼型檢測端，與所述被測設備的發射端連接。
5.如權利要求1所述的IOG誤碼測試儀，其特征在于，所述控制模塊為ADUC7020單片機。
6.如權利要求1所述的IOG誤碼測試儀，其特征在于，所述USB/I2C協議轉換模塊為CP2112 模塊。
7.如權利要求1所述的IOG誤碼測試儀，其特征在于，所述上位機為PC機。
專利摘要本實用新型公開一種基于高速收發芯片的10G誤碼測試儀，該10G誤碼測試儀與被測設備連接，包括時鐘源、高速收發芯片、控制模塊、USB/I2C協議轉換模塊和上位機。其中，高速收發芯片的碼型產生端與被測設備的接收端連接，其誤碼檢測端與被測設備的發射端連接，其時鐘端與時鐘源連接，其控制端與控制模塊的I/O口連接，控制模塊的輸出端經USB/I2C協議轉換模塊與上位機的USB口連接。本實用新型基于高速收發芯片的10G誤碼測試儀的測試速率高達10Gbps，提高誤碼測試儀的信號處理速度和測試性能，實現誤碼測試儀的小型化和集成化，降低成本和功耗，適用于高速通信系統。
文檔編號H04L12/26GK203014839SQ20122065561
公開日2013年6月19日 申請日期2012年12月3日 優先權日2012年12月3日
發明者張品華, 鄧飛 申請人:深圳市國揚通信股份有限公司