一種視頻多畫面合成方法、裝置和系統的制作方法
【專利摘要】本發明公開了一種視頻多畫面合成方法、裝置和系統，其中，所述方法包括：視頻處理現場可編程門陣列(FPGA)通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的；將收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同；緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正；根據修正后的地址將縮放后的各路視頻分別存進相應的內存空間。本發明能夠節省系統資源，而且提高數據傳輸速度和圖像質量。
【專利說明】一種視頻多畫面合成方法、裝置和系統
【技術領域】
[0001]本發明涉及視頻會議技術，尤其涉及一種視頻多畫面合成方法、裝置和系統。
【背景技術】
[0002]高清會議電視終端通常采用如圖1所示的硬件架構，高清會議電視終端的工作原理為:網絡通訊模塊HO接收遠端會議電視終端傳送過來的網絡包，送給主控處理器109進行拆包，得到遠端的壓縮視頻碼流，然后通過與解碼模塊之間的系統總線108將壓縮視頻數據傳給解碼模塊105，解碼模塊解壓縮視頻數據之后，得到原始RAW格式的數據，之后通過解碼模塊的視頻接口(Video Port，VP) 106封裝成標準BT.1120格式視頻數據，送給視頻處理現場可編程門陣列(Field Programmable Gate Array,FPGA),即107。同時本地視頻通過視頻輸入接口模塊101，輸入送給視頻切換矩陣103，切換矩陣103根據系統配置將視頻數據也送給視頻處理FPGA 107。視頻處理FPGA 107將得到的遠端和本地視頻按照系統配置進行視頻縮放和多畫面合成，然后再通過視頻切換矩陣103，從視頻輸出接口模塊102輸出顯示。編碼模塊104從視頻處理FPGA 107得到本地輸入的視頻后對原始圖像進行壓縮編碼，降低圖像碼率，之后通過系統總線108將壓縮碼流傳給主控處理器109進行網絡打包，然后通過網絡通訊模塊HO傳送到遠端。這樣就完成兩個會議電視終端點對點互通的流程。
[0003]目前，編、解碼模塊和視頻處理FPGA之間都是使用并行的VP接口進行數據傳輸。VP接口為16位數據總線，帶寬非常小，能夠傳輸的數據量很小，最多只能傳輸一路1080P60制式的視頻數據。隨著高清會議電視終端能夠實現內置多點控制單元(MultipointControl Unit，MCU)的功能，編、解碼模塊和視頻處理FPGA之間需要傳輸的數據大量增加，并行的VP接口已經不能滿足數據傳輸的需要。當有多路高分辨率高幀頻制式的解碼視頻需要傳輸時，解碼模塊需要將多路視頻進行縮放，降低數據流帶寬，然后通過VP接口傳送給視頻處理FPGA，視頻處理FPGA需要對視頻進行二次縮放和畫面提取，之后再進行多畫面合成，增加了系統復雜度，不僅浪費系統資源，也降低了圖像質量。此外，并行的VP接口會占用很多的印制電路板(Printed Circuit Board, PCB)布線空間；視頻時鐘頻率較高的時候，特別是視頻為1080P60制式時，總線時序很難控制。
【發明內容】
[0004]有鑒于此，本發明的主要目的在于提供一種視頻多畫面合成方法、裝置和系統，能夠節省系統資源，而且提高數據傳輸速度和圖像質量。
[0005]為達到上述目的，本發明的技術方案是這樣實現的:
[0006]本發明提供了一種視頻多畫面合成方法，所述方法包括:
[0007]視頻處理FPGA通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的；
[0008]將收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同；[0009]緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正；
[0010]根據修正后的地址將縮放后的各路視頻分別存進相應的內存空間。
[0011]較佳地，所述將收到的多路視頻進行縮放之前，所述方法還包括:
[0012]將解碼模塊通過高速串行總線發來的數據進行解串處理，解析出有效數據，并對所述有效數據進行并行處理，得到并行數據。
[0013]較佳地，所述將收到的多路視頻進行縮放，為:
[0014]根據對圖像質量的要求選擇臨近域插值算法、雙線性內插算法或多相位插值算法，將收到的多路視頻進行縮放。
[0015]較佳地，所述根據修正后的地址將各路視頻分別存進相應的內存空間之前，所述方法還包括:
[0016]通過輪詢(round-robin)機制從緩存的多路視頻中依次選取要存進內存空間的視頻；
[0017]相應的，所述將各路視頻分別存進相應的內存空間，為:
[0018]將選取的視頻依次存進相應的內存空間。
[0019]本發明提供了一種視頻處理FPGA，所述視頻處理FPGA包括:
[0020]高速串行總線控制器，用于通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的；
[0021]縮放模塊，用于將高速串行總線控制器收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同；
[0022]幀緩存模塊，用于緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正；
[0023]內存控制器，用于根據幀緩存模塊修正后的地址將縮放后的各路視頻分別存進相應的內存空間。
[0024]較佳地，所述高速串行總線控制器，還用于將解碼模塊通過高速串行總線發來的數據進行解串處理，解析出有效數據，并對所述有效數據進行并行處理，得到并行數據。
[0025]較佳地，所述縮放模塊，具有用于根據對圖像質量的要求選擇臨近域插值算法、雙線性內插算法或多相位插值算法，將收到的多路視頻進行縮放。
[0026]較佳地，所述視頻處理FPGA還包括:仲裁模塊；
[0027]所述仲裁模塊,用于通過round-robin機制從所述巾貞緩存模塊緩存的多路視頻中依次選取要存進內存空間的視頻；
[0028]相應的，所述內存控制器，具體用于將所述仲裁模塊選取的視頻依次存進相應的內存空間。
[0029]較佳地，所述幀緩存模塊由一個one-hot狀態機構成，每個狀態對應一幀數據。
[0030]本發明提供了一種視頻多畫面合成系統，所述系統包括:解碼模塊和視頻處理FPGA，其中，
[0031]所述解碼模塊，用于按照多畫面布局的要求，確定自身解碼的多路視頻各自對應的地址，并將解碼得到的多路視頻和確定的多路視頻各自對應的地址，通過高速串行總線發給視頻處理FPGA ；
[0032]所述視頻處理FPGA，用于通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的；
[0033]將收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同；
[0034]緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正；
[0035]根據修正后的地址將縮放后的各路視頻分別存進相應的內存空間。
[0036]由上可知，本發明的技術方案包括:視頻處理現場可編程門陣列(FPGA)通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的；將收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同；緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正；根據修正后的地址將縮放后的各路視頻分別存進相應的內存空間，由此，通過高速串行總線傳輸數據，能夠節省系統資源，而且提高數據傳輸速度和圖像質量。
【專利附圖】
【附圖說明】
[0037]圖1為現有高清會議電視終端的硬件架構示意圖；
[0038]圖2為本發明視頻多畫面合成方法的第一實施例的實現流程示意圖；
[0039]圖3為本發明視頻處理FPGA的實施例的結構示意圖；
[0040]圖4為本發明解碼模塊的實施例的結構示意圖；
[0041]圖5為本發明視頻多畫面合成系統的實施例的結構示意圖；
[0042]圖6為本發明視頻多畫面合成方法的第二實施例的實現流程示意圖；
[0043]圖7為本發明三路子畫面合成結構示意圖。
【具體實施方式】
[0044]本發明提供的一種視頻多畫面合成方法的第一實施例，如圖2所示，所述方法包括:
[0045]步驟201、視頻處理FPGA通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的；
[0046]步驟202、將收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同；
[0047]步驟203、緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正；
[0048]步驟204、根據修正后的地址將縮放后的各路視頻分別存進相應的內存空間。
[0049]優選地，所述將收到的多路視頻進行縮放之前，所述方法還包括:
[0050]將解碼模塊通過高速串行總線發來的數據進行解串處理，解析出有效數據，并對所述有效數據進行并行處理，得到并行數據。
[0051]優選地，所述將收到的多路視頻進行縮放，為:
[0052]根據對圖像質量的要求選擇臨近域插值算法、雙線性內插算法或多相位插值算法，將收到的多路視頻進行縮放。
[0053]優選地，所述根據修正后的地址將各路視頻分別存進相應的內存空間之前，所述方法還包括:[0054]通過輪詢(round-robin)機制從緩存的多路視頻中依次選取要存進內存空間的視頻；
[0055]相應的，所述將各路視頻分別存進相應的內存空間，為:
[0056]將選取的視頻依次存進相應的內存空間。
[0057]本發明提供的一種視頻處理FPGA的實施例,如圖3所示,所述視頻處理FPGA包括:
[0058]高速串行總線控制器，用于通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的；
[0059]縮放模塊，用于將高速串行總線控制器收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同；
[0060]幀緩存模塊，用于緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正；
[0061]內存控制器，用于根據幀緩存模塊修正后的地址將縮放后的各路視頻分別存進相應的內存空間。
[0062]優選地，所述高速串行總線控制器，還用于將解碼模塊通過高速串行總線發來的數據進行解串處理，解析出有效數據，并對所述有效數據進行并行處理，得到并行數據。
[0063]優選地，所述縮放模塊，具有用于根據對圖像質量的要求選擇臨近域插值算法、雙線性內插算法或多相位插值算法，將收到的多路視頻進行縮放。
[0064]優選地，所述視頻處理FPGA還包括:仲裁模塊；
[0065]所述仲裁模塊，用于通過輪詢(round-robin)機制從所述幀緩存模塊緩存的多路視頻中依次選取要存進內存空間的視頻；
[0066]這里，由于內存同一時刻只能進行一路讀或者寫的操作，而同時會有多路對內存發出讀或者寫請求，因此就需要對多路讀寫請求進行仲裁，以決定當前授權哪一路的請求。仲裁模塊采用獨熱(one-hot)編碼狀態機，每個狀態代表一路請求，仲裁采用輪詢機制，以保證各路請求得到公平和及時的響應。
[0067]相應的，所述內存控制器，具體用于將所述仲裁模塊選取的視頻依次存進相應的內存空間。
[0068]優選地，所述幀緩存模塊由一個one-hot狀態機構成，每個狀態對應一幀數據。
[0069]這里，由于各路視頻制式有可能不同，編解碼的制式也有可能不同，因此在對視頻進行緩存的時候開辟三幀的緩存空間，并對三幀的狀態進行標記。假定當前第一幀狀態為空(empty)，當高速串行總線控制器往幀緩存模塊寫入視頻數據，同時幀緩存模塊發現第一巾貞狀態為empty時,跳轉進入第一巾貞的狀態,寫滿第一巾貞之后,第一巾貞就被標記為滿(full)，表示該幀已經寫滿視頻數據，可以被讀取了。這個時候幀緩存模塊判斷下一幀的狀態是否為empty，如果為empty，在解碼模塊發送數據的時候跳轉到第二幀開始寫。如果第二幀的狀態為full，說明第二幀數據也是滿的，正在被幀讀取模塊讀取，那么幀緩存模塊繼續保持在第一幀的狀態，當解碼模塊通過高速串行總線控制器寫入視頻數據的時候，幀緩存模塊就會把原來第一幀的數據覆蓋掉；幀緩存模塊是和幀讀取模塊配合一起完成了丟幀的幀頻轉換功能。
[0070]幀讀取模塊用于從內存中讀取合成之后的視頻多畫面，幀讀取模塊的基本架構和幀緩存模塊相同，也是由one-hot狀態機構成的。當編碼模塊通過高速串行總線控制器來讀取相應地址的視頻多畫面時，幀讀取模塊在狀態機的控制下從其緩存的三幀數據中選擇一幀進行讀取。只有被標記為full的幀才能被讀取，而讀取完之后把這一幀的狀態置為empty。假如當前剛剛讀取完成第一幀數據，編碼模塊又發送了讀取的命令，這個時候幀讀取模塊判斷下一幀數據的狀態是否為full，如果為full，說明里面有一幀剛剛寫好的數據可以讀取，那么幀讀取模塊跳到下一幀的狀態，并讀取數據。如果為empty，說明這一幀數據還沒有準備好，那么幀讀取模塊保持當前狀態，并把剛剛讀取過的這一幀數據再讀一遍，這樣就完成了一次幀拷貝的幀頻轉換功能。
[0071]本發明提供的一種解碼模塊的實施例，如圖4所示，所述解碼模塊包括:地址確定單元，用于按照多畫面布局的要求，確定解碼后的多路視頻各自對應的地址；
[0072]發送單元，用于將解碼后的多路視頻和確定的多路視頻各自對應的地址，通過高速串行總線發給視頻處理FPGA。
[0073]本發明提供的一種視頻多畫面合成系統的實施例，如圖5所示，所述系統包括:解碼模塊和視頻處理FPGA，其中，
[0074]所述解碼模塊，用于按照多畫面布局的要求，確定自身解碼的多路視頻各自對應的地址，并將解碼得到的多路視頻和確定的多路視頻各自對應的地址，通過高速串行總線發給視頻處理FPGA ；
[0075]所述視頻處理FPGA，用于通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的；
[0076]將收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同；
[0077]緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正；
[0078]根據修正后的地址將縮放后的各路視頻分別存進相應的內存空間。
[0079]下面結合圖6對本發明提供的一種視頻多畫面合成方法的第二實施例進行介紹。本實施例中，編、解碼模塊使用數字信號處理器(Digital Signal Processor, DSP)TMS320TCI6608，所述TMS320TCI6608是多核定點/浮點DSP，主頻達到1.25G，可以同時編碼或者解碼兩路1080P60制式的視頻，支持rapioIO高速串行總線；視頻處理FPGA使用EP4S110GXF1120，所述EP4S110GXF1120內嵌32個串行收發器，可以實現PCIe、rapidIO等多個高速串行協議。本實施例中，DSP和視頻處理FPGA之間使用rapidIO互聯，傳輸視頻數據，高速串行總線控制器為RapidIO控制器。視頻處理FPGA的rapidIO在4x配置情況下可以支持到3.125G，這樣總帶寬是12.5G，除去協議開銷，有效帶寬10G。一路1080P60制式的視頻的有效數據帶寬2G，所以足夠傳輸五路1080P60原始有效數據。視頻處理FPGA外掛四片雙倍速率同步動態隨機存儲器3 (Double Data Rate，DDR3)，每片DDR3內存16位2Gbits，速率為800Mbps，這樣總內存帶寬為51.2Gbps。假定要實現一個品字形的三畫面圖像合成，編解碼是視頻制式都是1080P30。
[0080]步驟601、視頻處理FPGA通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的；
[0081]這里，使用高速串行總線可以有效的節省PCB的布線空間，而且高速串行總線的帶寬遠大于VP接口。目前中端的視頻處理FPGA的高速串行總線接口可以實現4x 3.125G=12.5Gbps的傳輸速率，可以傳輸四路1080P60制式的有效視頻，而VP接口最高只能傳輸一路1080P60制式的有效視頻。
[0082]步驟602、將解碼模塊通過高速串行總線發來的數據進行解串處理，解析出有效數據，并對所述有效數據進行并行處理，得到并行數據。
[0083]步驟603、將收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同；
[0084]具體的，根據對圖像質量的要求選擇臨近域插值算法、雙線性內插算法或多相位插值算法，將收到的多路視頻進行縮放。如果對圖像質量要求不高，選擇臨近域插值算法；如果對圖像質量要求較高，選擇雙線性內插算法；如果對圖像質量要求很高，多相位插值算法；
[0085]這里，為了平衡性能和復雜度，可以采用雙線性算法，雙線性算法雖然會使圖像產生一定的振鈴效果，但是在會議電視應用場景下其圖像質量已經能夠滿足要求了。而且雙線性算法只需要使用原始圖像中的4個像素就可以產生目標圖像中的一個像素，運算量和復雜度都相對較小。本例中由于輸出都是1080P30制式的視頻，多畫面為品字形的三畫面疊加，所以每路子畫面的行列都是原始圖像行列的一半，所以縮放比例為1/2。
[0086]步驟604、緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正；
[0087]這里，由于縮放之后圖像點數發生了變化，因此地址也需要重新進行映射。本例中縮放比例為1/2，所以行列地址各只有原始圖像的一半，根據縮放之后子畫面的大小和在多畫面中起始位置重新計算每個像素的存放地址，從而把三路子畫面準確存放到圖7中遠端
1、遠端2和遠端3的位置；
[0088]由于DSP傳送視頻的速率和DDR3內存的速率不一致，為了提高DDR3內存的存儲效率，使用乒乓緩存(Ping Qong Buffer)方法對視頻進行緩存，即在視頻處理FPGA內部開辟兩個行緩存的隨機存儲器(Random Access Memory, RAM),當解碼DSP傳送來的視頻寫完第一個行RAM的時候，就轉而寫第二個行RAM，同時產生一個寫請求信號給仲裁模塊，得到仲裁的授權響應之后，就把第一個行RAM存儲的數據寫入DDR3內存中。當第二個行RAM寫滿數據之后又切換到第一行RAM來寫，這樣就實現了 PINGP0NG的操作方式，能夠提高DDR3內存的存儲效率，當三路子畫面全部存儲到相應的位置之后就實現了多畫面的合成過程。
[0089]當三路子畫面都存儲完一幀之后，跳轉到下一幀執行相同的操作。這時如果編碼DSP需要新的一幀多畫面進行編碼，通過RapidIO控制器下發讀命令，幀讀取模塊判斷到已經有一幀完整的多畫面存儲完成之后，讀取這一幀數據，幀讀取模塊內部也采用PINGP0NGbuffer方法來同步DDR3內存和RapidIO控制器的速率，提高DDR3內存的讀取效率；當寫滿一個行RAM的數據之后就通過RapidIO控制器送給編碼DSP，當一整幀數據都讀取完成之后，又等待編碼DSP新的讀取命令。
[0090]步驟605、通過輪詢(round-robin)機制從緩存的多路視頻中依次選取要存進內存空間的視頻。
[0091]步驟606、根據修正后的地址，將選取的視頻依次存進相應的內存空間。
[0092]以上所述，僅為本發明的較佳實施例而已，并非用于限定本發明的保護范圍。
【權利要求】
1.一種視頻多畫面合成方法，其特征在于，所述方法包括: 視頻處理現場可編程門陣列(FPGA)通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的； 將收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同； 緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正； 根據修正后的地址將縮放后的各路視頻分別存進相應的內存空間。
2.根據權利要求1所述的方法，其特征在于，所述將收到的多路視頻進行縮放之前，所述方法還包括: 將解碼模塊通過高速串行總線發來的數據進行解串處理，解析出有效數據，并對所述有效數據進行并行處理，得到并行數據。
3.根據權利要求1所述的方法，其特征在于，所述將收到的多路視頻進行縮放，為: 根據對圖像質量的要求選擇臨近域插值算法、雙線性內插算法或多相位插值算法，將收到的多路視頻進行縮放。
4.根據權利要求1所述的方法，其特征在于，所述根據修正后的地址將各路視頻分別存進相應的內存空間之前，所述方法還包括: 通過輪詢(round-robin)機制從緩存的多路視頻中依次選取要存進內存空間的視頻； 相應的，所述將各路視頻分別存進相應的內存空間，為: 將選取的視頻依次存進相應的內存空間。
5.一種視頻處理現場可編程門陣列(FPGA)，其特征在于，所述視頻處理FPGA包括: 高速串行總線控制器，用于通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的； 縮放模塊，用于將高速串行總線控制器收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同； 幀緩存模塊，用于緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正； 內存控制器，用于根據幀緩存模塊修正后的地址將縮放后的各路視頻分別存進相應的內存空間。
6.根據權利要求5所述的視頻處理FPGA，其特征在于，所述高速串行總線控制器，還用于將解碼模塊通過高速串行總線發來的數據進行解串處理，解析出有效數據，并對所述有效數據進行并行處理，得到并行數據。
7.根據權利要求5所述的視頻處理FPGA，其特征在于，所述縮放模塊，具有用于根據對圖像質量的要求選擇臨近域插值算法、雙線性內插算法或多相位插值算法，將收到的多路視頻進行縮放。
8.根據權利要求5所述的視頻處理FPGA，其特征在于，所述視頻處理FPGA還包括:仲裁豐吳塊； 所述仲裁模塊，用于通過輪詢(round-robin)機制從所述幀緩存模塊緩存的多路視頻中依次選取要存進內存空間的視頻； 相應的，所述內存控制器，具體用于將所述仲裁模塊選取的視頻依次存進相應的內存空間。
9.根據權利要求8所述的視頻處理FPGA，其特征在于，所述幀緩存模塊由一個one-hot狀態機構成，每個狀態對應一幀數據。
10.一種解碼模塊，其特征在于，所述解碼模塊包括: 地址確定單元，用于按照多畫面布局的要求，確定解碼后的多路視頻各自對應的地址； 發送單元，用于將解碼后的多路視頻和確定的多路視頻各自對應的地址，通過高速串行總線發給視頻處理現場可編程門陣列(FPGA)。
11.一種視頻多畫面合成系統，其特征在于，所述系統包括:解碼模塊和視頻處理現場可編程門陣列(FPGA)，其中， 所述解碼模塊，用于按照多畫面布局的要求，確定自身解碼的多路視頻各自對應的地址，并將解碼得到的多路視頻和確定的多路視頻各自對應的地址，通過高速串行總線發給視頻處理FPGA ； 所述視頻處理FPGA，用于通過高速串行總線，接收解碼模塊發來的多路視頻和各自對應的地址，各路視頻的地址為解碼模塊按照多畫面布局的要求確定的； 將收到的多路視頻進行縮放，縮放后的各路視頻的大小分別與多畫面中相應子畫面的大小相同； 緩存縮放后的各路視頻，并分別對緩存的各路視頻對應的地址進行修正； 根據修正后的地址將縮放后的各路視頻分別存進相應的內存空間。
【文檔編號】H04N5/262GK103841359SQ201210482587
【公開日】2014年6月4日 申請日期:2012年11月23日 優先權日:2012年11月23日
【發明者】賈少華, 桂志淵, 劉克華 申請人:中興通訊股份有限公司