用于提供校準的片上終端阻抗的技術的制作方法

專利名稱：用于提供校準的片上終端阻抗的技術的制作方法
技術領域：
本發明涉及電子電路，且更具體地說 ，涉及用于在集成電路上提供校準的片上終端阻抗的技術。
背景技術：
當傳輸線的阻抗和發射器和/或接收器的阻抗不匹配時，傳輸線上會出現信號反射。反射的信號可以與傳輸的信號干擾，引起失真并降低信號的完整性。為了解決此問題，傳輸線通過匹配阻抗被電阻地端接/終接(terminate)以最小化或消除信號反射。集成電路封裝上的輸入/輸出(I/O)管腳通常通過將外部終端電阻器耦連到適當的I/o管腳進行端接。然而，許多集成電路封裝要求大量的終端電阻器，原因是有大量的I/o管腳。因此，變得更加普遍的是利用片上終端(OCT)電路來電阻地端接傳輸線，從而減小外部元件的數量和節約板的面積。為了提高片上終端(OCT)電路的準確性，使用片外電阻器作為參考值，校準電路可用來校準片上終端電路。未校準的片上終端電路的容差可以在+/-30%的額定值的范圍內。校準電路可以改善片上終端電路的容差范圍，例如將其改善到+/-20%之內。然而，在許多應用中，要求有更高的準確度。因此，希望能進一步改進片上終端電路的容差范圍，而不會造成集成電路的管芯尺寸的顯著增加。

發明內容
本發明提供了用于校準集成電路上的片上終端阻抗的技術。片上終端(OCT)校準電路生成校準碼，所述校準碼選擇性地控制一組并聯連接的晶體管的導通狀態。OCT校準電路選擇一個使晶體管的阻抗接近匹配阻抗值的校準碼。所選擇的校準碼被發送到輸入或輸出緩沖器以控制管腳處的片上終端阻抗。根據本發明的一些實施例，OCT校準電路將來自晶體管的信號和兩個或更多個參考信號進行比較，以便改善已校準的片上終端阻抗的容差范圍。可以使用兩個或更多個比較器將來自晶體管的信號和兩個或更多個參考信號進行比較。可選地，可以使用選擇邏輯電路將來自晶體管的信號和兩個或更多個參考信號進行比較。根據本發明的其它實施例，OCT校準電路使用控制信號來控制附加晶體管的導通狀態。附加晶體管與其它晶體管并聯連接。在附加晶體管接通之后，OCT校準電路根據來自晶體管的信號選擇校準碼。用于控制附加晶體管的控制信號不用來控制片上終端阻抗。通過考慮以下詳細的說明書和附圖，本發明的其它目標、特征和優點將變得很明顯。


圖IA圖解說明了根據本發明的一個實施例，使用兩個比較器將管腳處的電壓和兩個參考電壓進行比較的片上終端(OCT)校準電路的下拉部分。圖IB圖解說明了根據本發明的一個實施例，使用兩個比較器將管腳處的電壓和兩個參考電壓進行比較的片上終端(OCT)校準電路的上拉部分。圖IC是根據圖IA的實施例的一個示例實現方式說明了接近兩個參考電壓的兩個管腳電壓的圖。圖ID是根據圖IB的實施例的一個示例實施方式說明了接近兩個參考電壓的兩個管腳電壓的圖。圖IE圖解說明了一個緩沖器電路，其向管腳提供校準的片上終端阻抗，以響應根 據本發明的技術所生成的校準碼。圖2A圖解說明了根據本發明的一個實施例，使用三個比較器將管腳處的電壓和三個參考電壓進行比較的片上終端(OCT)校準電路的下拉部分。圖2B圖解說明了根據本發明的一個實施例，使用三個比較器將管腳處的電壓和三個參考電壓進行比較的片上終端(OCT)校準電路的上拉部分。圖2C是說明在圖2A的實施例的示例實現方式中使用的參考電壓的相對值的圖。圖2D是說明在圖2B的實施例的示例實現方式中使用的參考電壓的相對值的圖。圖3A圖解說明了根據本發明的一個實施例，使用一個比較器和參考電壓選擇邏輯將管腳處的電壓和三個參考電壓進行比較的片上終端(OCT)校準電路的下拉部分。圖3B圖解說明了根據本發明的一個實施例，使用一個比較器和參考電壓選擇邏輯將管腳處的電壓和三個參考電壓進行比較的片上終端(OCT)校準電路的上拉部分。圖3C是說明在圖3A-3B的實施例的示例實施方式中使用的參考電壓的相對值的圖。圖4A圖解說明了根據本發明的一個實施例，使用一個比較器和參考電壓選擇邏輯將管腳處的電壓和兩個參考電壓進行比較的片上終端(OCT)校準電路的下拉部分。圖4B圖解說明了根據本發明的一個實施例，使用一個比較器和參考電壓選擇邏輯將管腳處的電壓和兩個參考電壓進行比較的片上終端(OCT)校準電路的上拉部分。圖4C是根據圖4A的實施例的一個示例實現方式說明了接近兩個參考電壓的兩個管腳電壓的圖。圖4D是根據圖4B的實施例的一個示例實現方式說明了接近兩個參考電壓的兩個管腳電壓的圖。圖5A圖解說明了根據本發明的一個實施例，使用一個比較器和參考電壓選擇邏輯將管腳處的電壓和四個或更多個參考電壓進行比較的片上終端(OCT)校準電路的下拉部分。圖5B圖解說明了根據本發明的一個實施例，使用一個比較器和參考電壓選擇邏輯將管腳處的電壓和四個或更多個參考電壓進行比較的片上終端(OCT)校準電路的上拉部分。圖5C是說明在圖5A的實施例的一個示例實現方式中使用的參考電壓的相對值的圖。
圖是說明在圖5B的實施例的一個示例實現方式中使用的參考電壓的相對值的圖。圖6A圖解說明了根據本發明的一個實施例，包括附加下拉晶體管的片上終端(OCT)校準電路的下拉部分。圖6B圖解說明了根據本發明的一個實施例，包括附加上拉晶體管的片上終端(OCT)校準電路的上拉部分。圖6C是根據圖6A的實施例的一個示例實現方式說明了接近參考電壓的三個管腳電壓的圖。圖6D是根據圖6B的實施例的一個示例實現方式說明了接近參考電壓的三個管腳電壓的圖。圖7A圖解說明了根據本發明的一個實施例，包括附加上拉晶體管的片上終端 (OCT)校準電路的下拉部分。圖7B圖解說明了根據本發明的一個實施例，包括附加下拉晶體管的片上終端(OCT)校準電路的上拉部分。圖8是可以體現本發明技術的現場可編程門陣列的簡化方塊圖。圖9是可以實現本發明的各實施例的電子系統的方塊圖。
具體實施例方式根據本發明的一個實施例，一種集成電路包括片上終端(OCT)校準電路，其中所述OCT校準電路包括耦連至第一終端的第一晶體管；和耦連到所述第一晶體管的第一反饋回路，所述第一反饋回路響應所述第一終端處的信號和第一參考信號之間的第一比較并且響應所述第一終端處的信號和第二參考信號之間的第二比較，產生第一校準碼來控制所述第一晶體管的導通狀態，其中所述OCT校準電路選擇所述第一校準碼中的一個校準碼來控制管腳處的片上終端阻抗。OCT校準電路可以確定第一校準碼中的一個校準碼是否在第一終端生成一個在第一和第二參考信號之間的信號。如果第一校準碼中的一個校準碼在第一終端生成一個在第一和第二參考信號之間的信號，則OCT校準電路選擇該第一校準碼來控制片上終端阻抗。如果第一校準碼中的一個校準碼沒有在第一終端生成一個在第一和第二參考信號之間的信號，則OCT校準電路可以選擇最接近第一參考信號的第一校準碼。根據本發明的另一個實施例，一種控制集成電路上的片上終端阻抗的方法包括將第一終端處的信號和第一參考信號進行比較以生成第一比較信號；將第一終端的信號和第二參考信號進行比較以生成第二比較信號；響應第一和第二比較信號，生成校準碼以選擇性地控制耦連到第一終端的第一晶體管的導通狀態；和選擇校準碼中的一個校準碼來控制管腳處的片上終端阻抗。根據本發明的另一個實施例，一種集成電路具有片上終端(OCT)校準控制電路，其中所述OCT校準控制電路包括并聯連接到第一終端的第一晶體管；耦連到第一終端的第二晶體管；和包括耦連到第一終端的第一比較器的第一反饋回路，所述第一反饋回路生成第一校準碼來控制第一晶體管和生成第一控制信號來控制第二晶體管，其中所述第一反饋回路在第一比較器的輸出信號改變狀態之后接通第二晶體管，且所述OCT校準控制電路根據在第二晶體管導通之后第一比較器的輸出信號是否改變狀態，選擇第一校準碼中的一個校準碼以控制終端阻抗。集成電路中的第一反饋回路可以包括模-數轉換器，其耦連到生成第一校準碼的第一比較器。集成電路中的所述OCT校準控制電路還可以包括并聯連接到第二終端的第三晶體管；耦連到所述第二終端的第四晶體管；以及包括耦連到所述第二終端的第二比較器的第二反饋回路，所述第二反饋回路生成第二校準碼來控制第三晶體管并生成第二控制信號來控制第四晶體管，其中所述第二反饋回路在所述第二比較器的輸出信號改變狀態之后使第四晶體管導通，并且在第四晶體管導通之后，所述OCT校準控制電路根據所述第二比較器的輸出信號是否改變狀態來選擇第二校準碼中的一個校準碼以控制終端阻抗。集成電路中的第一和第二晶體管可以是上拉晶體管。集成電路中的第一晶體管和第二晶體管可以是下拉晶體管。第一晶體管可以是上拉晶體管，第二晶體管可以是下拉晶體管。第一晶體管可以是下拉晶體管，第二晶體管可以是上拉晶體管。根據本發明的另一個實施例，一種控制集成電路上的片上終端阻抗的方法包括 使用一個比較器將第一終端處的信號和參考信號進行比較；響應所述比較器的輸出信號，使用校準碼來控制耦連到所述第一終端的第一晶體管的導通狀態；在所述比較器的輸出信號改變狀態之后，使用控制信號使耦連到所述第一終端的附加晶體管導通；在所述附加晶體管導通之后，根據所述比較器的輸出信號是否改變狀態來選擇所述校準碼中的一個校準碼；以及用所選擇的校準碼來控制第一管腳處的緩沖器的終端阻抗。所述方法還可以包括響應所選擇的校準碼，選擇性地使能緩沖器中的第三晶體管。用校準碼來控制耦連到所述第一終端的第一晶體管的導通狀態可以進一步包括使用生成校準碼的模-數轉換器來控制所述第一晶體管的導通狀態。第一晶體管和附加晶體管可以是下拉晶體管。第一晶體管和附加晶體管也可以是上拉晶體管。第一晶體管可以是上拉晶體管，附加晶體管可以是下拉晶體管。第一晶體管可以是下拉晶體管，附加晶體管可以是上拉晶體管。根據本發明的另一個實施例，一種集成電路包括校準控制電路和緩沖器電路。所述校準控制電路具有并聯連接到第一終端的第一晶體管，耦連到第一終端的第二晶體管，以及耦連到第一終端的反饋回路，所述反饋回路生成校準碼來控制第一晶體管的導通狀態和生成控制信號來控制第二晶體管的導通狀態。所述緩沖器響應選擇的一個校準碼來控制第一管腳處的終端阻抗，其中第一管腳處的終端阻抗不由該控制信號控制。集成電路中的反饋回路可以包括耦連到第一終端的比較器，它將第一終端處的信號和參考信號進行比較，其中在第二晶體管由控制信號導通之后，校準控制電路響應比較器的輸出信號輸出選擇的一個校準碼。集成電路中的反饋環可以進一步包括模-數轉換器電路，其耦連以接收比較器的輸出信號并生成校準碼。第一終端可以是第二管腳。集成電路可以是現場可編程門陣列。根據本發明的另一個實施例，一種控制集成電路上的片上終端阻抗的方法包括生成校準碼以選擇性地控制耦連到第一終端的第一晶體管的導通狀態；生成控制信號來控制耦連到第一終端的第二晶體管的導通狀態；在第二晶體管由控制信號導通之后，響應在第一終端的第一信號和參考信號之間的比較來選擇校準碼中的一個校準碼；以及將所選擇的校準碼發送到緩沖器以控制在第一管腳的緩沖器的終端阻抗，其中該終端阻抗不由該控制信號控制。所述方法進一步包括響應所選擇的校準碼，選擇性地使能緩沖器中的第三晶體管。生成校準碼和控制信號可以進一步包括用模-數轉換器來生成校準碼和控制信號。集成電路可以是現場可編程門陣列。根據本發明的另一個實施例，一種集成電路包括片上終端(OCT)校準電路，其中所述OCT校準電路包括并聯連接在一起的第一晶體管；包括比較器的反饋回路，該比較器耦連以接收來自第一晶體管的信號，所述反饋回路生成校準碼用以控制第一晶體管的導通狀態，其中選擇校準碼中的一個校準碼來控制管腳處的終端阻抗；以及一個選擇邏輯電路，其選擇至少兩個參考信號中的一個，并將所選的參考信號耦連到比較器的輸入。集成電路中的選擇邏輯電路可以選擇三個或更多個參考信號中的一個，并將所選的參考信號耦連到比較器的輸入。集成電路中的選擇邏輯電路還可以在第一、第二和第三參考信號之中選擇，第一和第二參考信號之間的差是第二和第三參考信號之間的差的兩倍。集成電路中的選擇邏輯電路也可以選擇四個或更多個參考信號中的一個，并將所選的參考信號耦連到比較器的輸入。集成電路中的反饋回路可以進一步包括一個模-數轉換 器。圖IA和IB根據本發明的第一實施例，圖解說明了片上終端(OCT)校準電路塊。該片上校準塊具有如圖IA所示的下拉部分100和如圖IB所示的上拉部分110。下拉部分100包括管腳102，兩個比較器104和105，一個N位模-數轉換器(ADC)106，以及下拉晶體管103。ADC 106和比較器104-105構成反饋回路，該反饋回路耦連到晶體管103。晶體管103代表任意數量N個的晶體管(例如4，5，6，7，8，9，10等等)。晶體管103可以是例如NMOS場效應晶體管。晶體管103被一起并聯連接在管腳102和地之間。晶體管103具有二進制加權的溝道寬-長(W/L)比。例如，8個二進制加權的晶體管103的溝道W/L比可以是lx，2x，4x，8x，16x，32x，64x和128x。晶體管溝道W/L比在本說明書中也稱作晶體管尺寸。圖1A-1B的片上校準電路是集成電路(IC)的一個典型部分。管腳102耦連到IC外部的片外電阻器101。電阻器101耦連到電源電壓VCCN。外部電阻器101和下拉晶體管103構成電阻分壓器電路。管腳102的電壓是電阻器101和晶體管103之間的分壓電壓。比較器105將管腳102處的電壓和第一參考電壓VREF進行比較。參考電壓VREF等于電源電壓的一半(即，VCCN/2)。比較器104將管腳102處的電壓和第二參考電壓VERFL進行比較。參考電壓VREFL小于電壓VREF。ADC106響應比較器104和105的兩個輸入，產生數字校準碼RN[N 0]。每個校準碼RN[N 0]包含N個數字位(信號)。校準碼RN[N 0]中的每個數字位被發送到下拉晶體管103中的一個晶體管的柵極，以便選擇性地使晶體管導通或關斷。校準碼RN [N 0]還選擇性地使能一個或更多個對應的輸入或輸出(I/O)緩沖器中的下拉晶體管，以便向管腳提供片上終端(OCT)阻抗。I/O緩沖器的一個例子示于圖IE中，并將在下文參考圖IE進行描述。電路板的設計者選擇一個片外電阻器101，該電阻器與傳輸線的阻抗匹配。OCT校準電路部分100在一個或更多個I/O緩沖器處產生終端阻抗，該終端阻抗盡可能接近電阻器101的匹配電阻。在許多例子中，OCT校準電路大致為電阻器101的電阻，原因是晶體管103 (和I/O緩沖器中的晶體管)產生有限的純電阻值。組103和I/O緩沖器中的晶體管的數量可以增加以產生更大電阻值。不過，增加在I/o緩沖器中提供終端的晶體管的數量是不可取的，因為更多的晶體管會增加管腳電容并降低信號響應。ADC106產生變化的校準碼RN[N 0]以響應比較器104-105的輸出信號。理想情況下，校準碼中的一個校準碼使得晶體管103的純電阻等于片外電阻器101的電阻，這在管腳102處的電壓等于VREF時出現。在大多數例子中，校準碼RN[N 0]不可能會為晶體管103 (和相應的I/O緩沖器)生成一個正好等于電阻器101電阻的純電阻。因此，OCT校準 電路部分100試圖通過選擇一個產生VREF和VREFL之間的管腳電壓的校準碼，來產生近似電阻器101阻值的片上終端電阻。比較器104和105產生數字輸出信號(高或低)。因此，比較器105只表示管腳102處的電壓是大于或小于VREF。比較器105的輸出不表示管腳電壓大于或小于VREF的程度。校準電路部分100的另外一個比較器104耦連到第二參考電壓VREFL。當管腳102處的電壓大于VREF或小于VREF時，比較器104和105兩者的輸出處在相同的狀態(即要么都是邏輯高或者邏輯低)。當管腳102處的電壓大小在VREF和VREFL之間時，比較器104和105的輸出處在不同的邏輯狀態。因此，比較器104和105的輸出為ADC106提供足夠的信息以確定管腳102處的電壓何時處于VREF和VREFL之間。反饋回路試圖獲得VREF和VREFL之間的穩定的管腳電壓。ADC106使不同的晶體管103的組合導通，以確定校準碼RN[N 0]中的任何一個校準碼是否使管腳102處的電壓落在VREF和VREFL之間。開始時，驗證碼全為0，管腳電壓等于電源電壓VCCN。ADC106響應比較器104和105的輸出信號，增大校準碼RN[N:0]的二進制值。當校準碼RN[N:0]的二進制值增加時，更大的電流會流過晶體管103，而管腳電壓降低。如果校準碼中的一個校準碼在管腳102處產生一個在VREF和VREFL之間的電壓，則選擇該校準碼來控制一個或更多個緩沖器中的片上終端(OCT)阻抗。校準碼可以通過保持ADC106的數字輸出RN [N 0]不變并將ADC106的數字輸出RN [N 0]發送到I/O緩沖器來選擇。當電阻器101和晶體管103的電阻保持不變時，校準完成。晶體管103的導通電阻可以隨溫度變化而改變。在某些情況下，校準碼中的一個校準碼不會在管腳102處產生一個在電壓VREF和VREFL之間的電壓。校準碼中的任何一個校準碼是否會產生一個在VREF和VREFL之間的管腳電壓取決于電阻器101的電阻、晶體管103的尺寸、以及VREF和VREFL之間的電壓差。如果校準碼中的一個校準碼不會產生一個在電壓VREF和VREFL之間的管腳電壓，則選擇那個產生最接近VREF的管腳電壓的校準碼。圖IC示出了部分100的VREF和VREFL的相對位置。根據圖IA的一個示例實現方式，響應兩個連續校準碼RN[N 0]而產生的兩個管腳電壓(點X和X+1)示于圖IC中。點X+1剛好在VREF至VREFL帶的外邊，位于VREFL的下面。點X也在VREF至VREFL帶的外邊，位于VREF的上面。產生X點處的管腳電壓的校準碼正好出現在比較器105的輸出改變狀態之前。點X+1由一個校準碼產生，該校準碼等于I加上產生點X的校準碼。點x+1位于VREF的下面。因此，點X+1由第一校準碼產生，它使比較器105的輸出改變狀態。在圖IC的例子中，點x+1也引起比較器104的輸出改變狀態，因為它也在VREFL以下。因此，點X表示最接近VREF的管腳電壓，并且在此例子中其大于VREF。點X+1產生的管腳電壓最接近VREFL并小于VREFL。如果點X的電壓和點X+1的電壓之間的差Dl小于VREF和VREFL之間的電壓差B的兩倍，則點X比點x+1更接近VREF。晶體管組103中最小晶體管的尺寸(即W/L溝道比)確定了點X和X+1之間的電壓差。可以選擇最小的晶體管尺寸以及VREF和VREFL之間的差，以便OCT校準部分100能夠選擇一個校準碼，該校準碼生成一個嚴格容差范圍內的片上終端電阻，例如片外電阻器101的+/-10%。如果沒有一個校準碼生成一個在VREF和VREFL之間的管腳電壓并且D1〈2*B，則選擇那個產生點X處的管腳電壓的校準碼，以控制一個或更多個I/o緩沖器中的片上終端(OCT)阻抗。如果點X+1位于VREF和VREFL之間，則選擇那個產生點X+1處的管腳電壓的校準碼來控制I/O緩沖器中的OCT阻抗，即使點X更接近VREF。 根據本發明的一些實施例，ADC106可以使用二分查找算法或逐次近似算法來找到校準碼RN[N:0]的試驗值，而不用測試RN[N:0]的每個可能的二進制值。如果利用這些算法中的一種算法ADC106能夠找出產生VREF和VREFL之間的管腳電壓的校準碼，則校準過程結束。然而，如果校準碼中沒有一個能產生VREF和VREFL之間的管腳電壓，則使用上述的技術來選擇那個產生最接近VREF的管腳電壓的校準碼。二分查找算法是一種通過在每一步中排除一半數據來尋找線性陣列中的特定值的技術。二分法查找找到中間值，進行比較以確定期望值在它之前還是之后，然后以同樣的方式搜索剩下的一半。逐次近似是一種在模-數轉換器中使用的眾所周知的技術。現在參考圖1B，上拉部分110包括管腳112，兩個比較器114和115，N位模-數轉換器(ADC) 116，和上拉晶體管113。ADCl 16和比較器114-115構成了一個反饋回路，該回路耦連到晶體管113。上拉晶體管113代表任意數量的N個晶體管(例如4，5，6，7，8，9，10等等)，其并聯耦連在電源電壓VCCN和管腳112之間。晶體管113可以是例如PMOS場效應晶體管。管腳112耦連到IC外部的片外電阻器111。電阻器111耦連到地。晶體管113具有二進制加權的溝道寬度-長度(W/L)比。例如，8個二進制加權的晶體管113的溝道W/L比可以是lx，2x, 4x, 8x, 16x,32x,64x 和 128X。外部電阻器111和上拉晶體管113構成電阻分壓器電路。管腳112處的電壓是電阻器111和晶體管113之間的分壓電壓。比較器115將管腳112處的電壓和參考電壓VREF進行比較。如以上提到的，參考電壓VREF等于電源電壓的一半(即VCCN/2)。比較器114將管腳112處的電壓和第三參考電壓VREHl進行比較。參考電壓VREHl大于電壓VREF。ADCl 16響應比較器114和115的兩個輸出信號，產生數字校準碼RP[N :0]。每個校準碼RP[N:0]包含N個數字位(信號)。校準碼中的每個數字位被發送到上拉晶體管113中的一個晶體管的柵極，以便選擇性地使晶體管導通或關斷。校準碼RP [N 0]還選擇性地使能一個或更多個對應的輸入或輸出(I/O)緩沖器中的一組上拉晶體管，以便向管腳提供片上終端(OCT)阻抗。由碼RP[N 0]控制的I/O緩沖器的一個例子示于圖IE中，并在下文參考圖IE進行描述。ADCl 16響應比較器114和115的輸出信號，產生變化的校準碼RP[N 0]。理想情況是，其中一個校準碼為晶體管113產生一個純電阻，其等于片外電阻器111的電阻。當管腳112處的電壓等于VREF時，晶體管113的純電阻等于電阻器111。電阻器111代表了電路板設計者想在一個或更多個I/O緩沖器中產生的片內終端阻抗值。在大多數情況下，校準碼RP[N 0]中沒有一個能為晶體管113 (和I/O緩沖器中的晶體管)產生正好等于電阻器111的純電阻。因此，OCT校準電路部分110通過試圖找到一個產生VR EHl和VREF之間的管腳電壓的校準碼，產生大約等于電阻器111的片上終端電阻。當管腳112處的電壓大于VREFH或小于VREF時，比較器114和115兩者的輸出信號處在相同的狀態(即要么都是邏輯高或邏輯低)。當管腳112處的電壓在VREra和VREF之間時，比較器114和115的輸出信號處在不同的邏輯狀態。因此，比較器114和115的輸出信號為ADCl 16提供足夠的信息以確定管腳112處的電壓何時處在VREHl和VREF之間。在校準開始時，校準碼RP[N 0] 一開始全為1，使所有的晶體管113關斷并使管腳電壓等于地電壓。ADCl 16通過降低校準碼RP[N :0]的二進制值開始工作，使得更多電流流過晶體管113并使管腳電壓增大。反饋回路嘗試獲得VREFH和VREF之間的穩定的管腳電壓。如果其中一個校準碼生成VREFH和VREF之間的管腳電壓，則選擇該校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。校準碼可以通過保持ADCl 16的數字輸出RP [N: O]不變并將ADCl 16的數字輸出RP[N:0]發送到I/O緩沖器來選擇。只要電阻器111和晶體管113的電阻保持不變，則完成校準。晶體管113的導通電阻可以根據溫度的變化而改變。在某些情況下，其中一個校準碼不會在管腳112處產生VREHl和VREF之間的電壓。如果沒有一個校準碼生成VREFH和VREF之間的管腳電壓，則選擇那個產生最接近VREF的管腳電壓的校準碼。圖ID顯示了部分110的VREF和VREFH的相對位置。根據圖IB的一個示例性的實現方式，點X和X-I表示的兩個管腳電壓是響應兩個連接校準碼RP[N 0]而產生的，如圖ID所示。點X-I剛好在VREF至VREi7H帶的外邊，位于VREi7H的上面。點X也在VREF至VREFL帶的外邊，位于VREF的下面。產生X點處的管腳電壓的校準碼正好出現在比較器115的輸出狀態改變之前。點X-I由一個校準碼產生，該校準碼等于從產生點X的校準碼減去I。點X-I位于VREF的上面。因此，點X-I由使比較器115的輸出改變狀態的第一校準碼產生。在圖ID的例子中，點X-I也使比較器114的輸出改變狀態，原因是它也在VREHl的上面。因此，點X表示最接近VREF并小于VREF的管腳電壓。點X_1表示最接近VREFH但大于VREra的管腳電壓。如果點X-I和點X之間的差值D2小于VREFH和VREF之間的電壓差值B的兩倍，則點X比點X-I更接近VREF。在組113中最小的晶體管尺寸(W/L溝道比)決定X-I和X之間的電壓差D2。可以選擇最小的晶體管尺寸以及VREHl和VREF之間的差值B，使得OCT校準部分110能夠選擇一個校準碼，該校準碼生成嚴格公差范圍內(例如，+/-10%的片外電阻器111)的片上終端電阻。在圖IC和ID中，電壓差B大于電壓差A。如果沒有一個校準碼生成VREHl和VREF之間的管腳電壓且D2〈2*B，則選擇那個產生點X處的管腳電壓的校準碼來控制一個或更多個I/o緩沖器中的片上終端(OCT)阻抗。如果點X-I在VREF和VREFH之間，則即使點X更接近VREF，也選擇產生點X-I的校準碼來控制I/O緩沖器中的OCT阻抗。選擇的上拉和下拉校準碼RP[N:0]和RN[N 0]被發送到輸入緩沖器和/或輸出緩沖器來控制片上終端阻抗。圖IE圖解說明了可用作輸入緩沖器或輸出緩沖器的緩沖器電路120的一個例子。I/O緩沖器120包括驅動器121，一組并聯連接的上拉PMOS晶體管122，和一組并聯連接的下拉NMOS晶體管123。緩沖器120耦連到管腳125。緩沖器120可以有任意數量的上拉晶體管122 (例如5，6，7，8，9等等)和下拉晶體管123(例如5，6，7，8，9等等)。更多的晶體管一般會提供更準確的片上終端阻抗值。然而，向緩沖器120增加更多的上拉和下拉晶體管也增大了管腳125處的電容，這是不希望看到的，原因是它降低了信號響應。緩沖器120中的上拉晶體管122的數量等于部分110中的下拉晶體管113的數量，而下拉晶體管123的數量等于部分100中的下拉晶體管103的數量。晶體管122和123根 據相應的晶體管103和113的相同的二進制加權W/L溝道比進行二進制加權。上拉校準碼RP[N:0]中的每一位選擇性地使能上拉晶體管122中的一個晶體管。下拉校準碼RN[N:0]中的每一位選擇性地使能下拉晶體管123中的一個晶體管。在輸出緩沖器中，由校準碼使能的晶體管122和123響應數據信號被導通和關斷。校準碼RP[N:0]中的每一位控制具有相同溝道W/L比的上拉晶體管113和上拉晶體管122。校準碼RN[N:0]中的每一位控制具有相同溝道W/L比的下拉晶體管103和下拉晶體管123。通過選擇性地使能晶體管122和123，校準碼RP[N:O]和RN[N:0]控制緩沖器120在管腳125處所提供的片上終端阻抗。如上所述，圖1A-1B的OCT校準電路選擇VREF和VREFH或VREFL之間的校準點，即使這時候另一校準點更接近VREF。根據本發明的再一個實施例，OCT校準電路使用三個比較器選擇更接近VREF的校準點。本發明的這個實施例示于圖2A和2B中。圖2A圖解說明了 OCT校準電路的下拉部分200，而圖2B圖解說明了校準電路的上拉部分210。參考圖2A，OCT校準電路部分200包括三個比較器204-206，N位模-數轉換器(ADC) 207，一組下拉晶體管203，和管腳202。管腳202被耦連到片外電阻器201。下拉晶體管組203包括任意數量N (如4，5，6，7，8，9等等)的一起并聯連接的二進制加權的晶體管，例如NMOS場效應晶體管。圖IA所示的晶體管103是晶體管組203的一個例子。組203中晶體管的W/L溝道比的二進制權重的例子是lx，2x, 4x, 8x, 16x, 32x, 64x和128x。比較器204的第一輸入耦連到參考電壓VREFH，而第二輸入耦連到管腳202。比較器205的第一輸入稱連到參考電壓VREFL,而第二輸入稱連到管腳202。比較器206的第一輸入耦連到參考電壓VREF，而第二輸入耦連到管腳202。ADC207響應比較器204-206的輸出信號，生成數字校準碼RN [N: O]。校準碼RN [N: O]中的每一位將組203中的晶體管導通或關斷。比較器204-206和ADC207構成耦連至晶體管組203的反饋回路。圖2C圖解說明了圖2A所示的校準電路部分200的VREF，VREFH和VREFL的相對電壓值的一個例子。在圖2C中，VREFH和VREF之間的差A是VREF和VREFL之間的差B的一半。因此，A=B/2。根據進一步的實施例，可以使用差A和差B之間的其它比率，例如1:3，1:1.5,1:1 等等。現在來描述圖2A的一個示例性的實施方式，它是基于圖2C的相對參考電壓(A=B/2)。校準碼RN[N:0] —開始等于0，使組203中所有的晶體管都關斷，管腳電壓等于電源電壓VCCN。ADC207通過增加校準碼RN[N:0]的二進制值開始工作，使更多的電流流過晶體管203并使管腳電壓減小。當管腳電壓下降時，ADC207響應任何一個校準碼，分析比較器的輸出信號以確定比較器204和206的輸出信號是否保持不同的狀態。當管腳電壓在VREHl和VREF之間時，比較器204和206的輸出信號處在不同的狀態。優先選擇產生VREFH和VREF之間的管腳電壓的校準碼RN[N:0]來控制一個或更多個I/O緩沖器中的0CT。如果其中一個校準碼沒有生成VREHl和VREF之間的管腳電壓，則ADC207確定是否存在一個校準碼可以生成VREF和VREFL之間的管腳電壓。當比較器205和206處在不同狀態時，管腳電壓在VREF和VREFL之間。如果校準碼RN[N:0]產生了一個大小在VREF和VREFL之間的管腳電壓，則選擇該校準碼來控制一個或更多個I/O緩沖器中的0CT。如果發現管腳電壓不在VREra和VREFL之間，則選擇區域C中最接近VREHl的管腳 電壓來控制一個或更多個I/O緩沖器中的0CT。區域C包括大于VREra的所有電壓。ADC207可以從校準碼中減去I或更多，以返回區域C中的最小管腳電壓。在這種情況下，區域C中最近的管腳電壓是最接近VREF的管腳電壓，假如兩個連續的管腳電壓(一個在VREF上面，而一個在VREF下面)之間的差小于差B的兩倍。在這種假設下，VREF和VREF下面最近點之間的差大于B，而VREF和區域C中最近的管腳電壓之間的差小于B。這種技術可以選擇較接近VREF的管腳電壓，該管腳電壓產生的OCT電阻的容差范圍(如，+/-5%的片外電阻器201)比圖1A-1B的實施例更佳。參考圖2B，OCT校準電路部分210包括三個比較器214-216，N位模-數轉換器(ADC) 217，一組上拉晶體管213，和管腳212。管腳212耦連到片外電阻器211。上拉晶體管組213包括任意數量的N個(如4，5，6，7，8，9等等)二進制加權的并聯連接的晶體管，例如PMOS場效應晶體管。圖IB所示的晶體管113是晶體管組213的一個例子。組213中的晶體管的W/L溝道比的二進制權值的例子為lx，2x, 4x, 8x, 16x, 32x, 64x和128x。比較器214的第一輸入耦連到參考電壓VREH1，而第二輸入耦連到管腳212。比較器215的第一輸入稱連到參考電壓VREFL,而第二輸入稱連到管腳212。比較器216的第一輸入耦連到參考電壓VREF，而第二輸入耦連到管腳212。ADC217響應比較器214-216的輸出，產生數字校準碼RP [N: O]。校準碼RP [N: O]中的每一位使組213中的晶體管之一導通或關斷。比較器214-216和ADC127構成耦連到晶體管組213的反饋回路。圖2D圖解說明了圖2B所示的校準電路部分210的VREF，VREFH和VREFL的相對電壓值的實例。在圖2D中，VREFH和VREF之間的差B是VREF和VREFL之間的差的兩倍。因此，A=B/2。根據進一步的實施例，可以使用差A和差B之間的其它比率，例如1:3，I: I. 5，
I · I坐坐丄·丄 -Tj- O現在描述圖2B的一個示例性的實施方式，它是基于圖2D的相對參考電壓(A=B/2)。校準碼RP[N:0]開始全為1，使組213中的所有晶體管關斷并使管腳電壓等于地電壓。ADC217通過減小校準碼RP[N:0]的二進制值開始工作，使更多電流流過晶體管213并使管腳電壓增大。當管腳電壓升高時，ADC217分析比較器215和216的輸出信號，以確定校準碼中是否有一個能使比較器215和126的輸出信號處于不同的狀態。當管腳電壓在VREF和VREFL之間時，比較器215和216的輸出信號處在不同的狀態。優先選擇對應于落在VREF和VREFL之間的管腳電壓的校準碼RP [N: O]來控制一個或更多個I/O緩沖器的OCT。如果其中一個校準碼沒有生成VREF和VREFL之間的管腳電壓，則ADC217確定是否存在任何一個校準碼可以生成VREFH和VREF之間的管腳電壓。當比較器214和216的輸出處在不同的狀態時，管腳電壓在VREHl和VREF之間。如果校準碼RP[N:0]產生VREHl和VREF之間的管腳電壓，則選擇該校準碼來控制一個或更多個I/O緩沖器的0CT。如果發現管腳電壓不在VREra和VREFL之間，則選擇區域C中最近的管腳電壓來控制一個或更多個I/o緩沖器的0CT。區域C包括在VREFL下面的所有電壓。ADC217可以從校準碼中減去I或減去大于I的值，以返回區域C中最高的管腳電壓。在這種情況下，假如兩個連續的管腳電壓(一個在VREF下面，一個在VREF上面)之間的差小于B的兩倍，則區域C中最近的管腳電壓是最接近VREF的管腳電壓。在這種假設下，VREF和VREF上面的最近點之間的差大于B，而VREF和區域C中最近的管腳電壓之間的 差小于B。這種技術可以選擇較接近VREF的管腳電壓，該電壓產生的OCT電阻的容差等級比圖1A-1B的實施例更佳(如，+/-5%的片外電阻器211)。比較器使模擬電路塊，其可占據較大的管芯區域并且工作時消耗大量的功率。本發明的另外實施例用減小比較器的數量來解決這個問題。這些實施例中的一個示于圖3A-3B。圖3A-3B圖解說明了 OCT校準電路的下拉部分300和上拉部分310。參考圖3A，下拉部分包括管腳302，參考電壓選擇邏輯306，單個比較器304，N位模-數轉換器(ADC)305和一組下拉晶體管303。管腳302耦連到片外電阻器301。晶體管組303包括任意數量的N個并聯連接的二進制加權的下拉晶體管(如NMOS場效應晶體管)。參考電壓選擇邏輯306的三個輸入端耦連以接收三個不同的參考電壓，VREFH,VREF和VREFL。邏輯306可以是例如多路復用器。部分300不是使用三個比較器來將管腳302的電壓和三個參考電壓進行比較，而是使用一個比較器304來將管腳電壓和三個參考電壓進行比較。比較器304的一個輸入耦連到管腳302，另一個輸入耦連以便從邏輯306中接收參考電壓。邏輯306將比較器304接收的參考電壓進行移位，使能比較器304以將管腳302處的電壓和三個不同的參考電壓(VREF，VREHl和VREFL)進行比較。邏輯306輸出不同的參考電壓以響應總線307上的控制信號。ADC305調整校準碼RN[N:0]以響應比較器304的輸出信號。利用比較器304在不同參考電壓下的輸出，ADC305可以確定管腳電壓何時落在VREF和VREHl之間或落在VREF和VREFL之間。根據圖3A的一個示例性的實施方式，VREFH和VREF之間的差是VREF和VREFL之間差的一半，如圖2C所示。盡管現在描述的是此實施方式，但也可以使用參考電壓之間的其它比率。校準碼初始全為0，并且管腳電壓為VCCN。ADC305通過增加校準碼RN [N: O]的二進制值開始工作，使管腳電壓減小。邏輯306將VREHl耦連到比較器304的輸入，直到當管腳電壓越過VREFH時，比較器304的輸出信號改變狀態。當比較器304的輸出信號改變狀態時，ADC305內的狀態機在總線307上產生一個控制信號，該控制信號使邏輯306將VREF耦連到比較器304的輸出。響應比較器304在兩個不同參考電壓下的輸出信號，ADC305確定校準碼中是否有一個校準碼可以產生VREHl和VREF之間的管腳電壓。如果其中一個校準碼RN [N: O]產生VREFH和VREF之間的管腳電壓，則將該校準碼發送到I/O緩沖器，并且校準過程結束。如果其中一個校準碼RN[N:0]沒有產生VREra和VREF之間的管腳電壓，則校準碼的二進制值繼續增大。在比較器304的輸出信號再次改變狀態后(當管腳電壓越過VREF時)，ADC305內的狀態機在總線307上產生第二控制信號，該第二控制信號使邏 輯306將VREFL耦連到比較器304的輸入。此時ADC305可以確定是否有一個校準碼產生VREF和VREFL之間的管腳電壓。如果其中一個校準碼產生VREF和VREFL之間的管腳電壓，則將此校準碼發送到I/O緩沖器，校準過程結束。如果沒有一個校準碼產生VREi7H和VREFL之間的管腳電壓，則ADC305將校準碼減小到能產生在VREra上最近的管腳電壓的數值，并將該校準碼發送到I/O緩沖器。本發明的這個實施例可以獲得片外電阻器301的+/-5%的片上終端阻抗的容差范圍。校準電路的上拉部分310以類似方式工作。參考圖3B，下拉部分310包括管腳312，參考電壓選擇邏輯316，單個比較器314，一個N位模-數轉換器(ADC)315和一組上拉晶體管313。管腳312耦連到片外電阻器311。晶體管組313包括任何數量的N個并聯連接的二進制加權的上拉晶體管(如PMOS場效應晶體管)。參考電壓選擇邏輯316的三個輸入端耦連以接收三個不同的參考電壓，VREFH,VREF和VREFL。比較器314的一個輸入耦連到管腳312，而另一個輸入耦連以便從邏輯316接收參考電壓。與圖3A的實施例一樣，邏輯316將比較器314接收的參考電壓進行移位，使能比較器314以將管腳312處的電壓和三個不同的參考電壓(VREF，VREHl和VREFL)進行比較。邏輯316可以是例如多路復用器。根據圖3B的一個實施方式，VREF和VREFL之間的差是VREFH和VREF之間差的一半，如圖2D所示。盡管這里描述的是這種實施方式，但也可以使用參考電壓之間的其它比率。校準碼RP[N:0] —開始全為1，并且管腳電壓是地電壓。ADC315通過減小校準碼RP[N:O]的二進制值開始工作，使管腳電壓增大。邏輯316將VREFL耦連到比較器314的輸入，直到當管腳電壓越過VREFL時，比較器314的輸出信號改變狀態。當比較器314的輸出信號改變狀態時，ADC315內的狀態機在總線317上產生一個控制信號，該控制信號使邏輯316將VREF耦連到比較器314的輸入。響應比較器314在兩個不同參考電壓下的輸出信號，ADC315確定是否其中一個校準碼中產生VREF和VREFL之間的管腳電壓。如果校準碼RP [N: O]中的一個校準碼產生VREF和VREFL之間的管腳電壓，則將此校準碼發送到I/O緩沖器。如果校準碼RP [N: O]中的一個校準碼沒有產生VREF和VREFL之間的管腳電壓，則校準碼的二進制值繼續減小。在比較器314的輸出信號再次改變狀態之后(當管腳電壓越過VREF時)，ADC315內的狀態機在總線317上產生第二控制信號，其使邏輯316將VREHl耦連到比較器314的輸入。ADC315此時可以確定校準碼RP[N:0]中的一個校準碼是否產生VREHl和VREF之間的管腳電壓。如果校準碼RP[N:0]中的一個校準碼產生VREHl和VREF之間的管腳電壓，則將此校準碼發送到I/o緩沖器。如果校準碼RP[N:0]中沒有一個校準碼產生VREHl和VREF之間的管腳電壓，則ADC315將校準碼RP [N 0]增大到產生在VREFL下面最接近的管腳電壓的數值，并將此校準碼發送到I/O緩沖器。本發明的這種實現方式所獲得的片上終端阻抗的容差范圍是片外電阻器311的+/-5%。根據示于圖3C的本發明的另一個實施例，VREHl和VREF之間的差等于VREF和VREFL之間的差。在圖3C的實施例中，OCT校準電路部分300選擇產生VREFH和VREFL之間的管腳電壓的校準碼RN[N 0]，以控制下拉的片上終端阻抗。OCT校準電路部分310選擇產生VREHl和VREFL之間的管腳電壓的校準碼來控制上拉的片上終端阻抗。如果校準碼中沒有一個校準碼可以產生VREHl和VREFL之間的管腳電壓，則產生的管腳電壓正好在VREFL下面的校準碼或產生的管腳電壓正好在VREHl上面的校準碼被選擇用來控制片上終端阻抗。這個實施例可以產生的片上終端電阻的容差范圍是片外電阻值的+/_10%。 圖1A-1D的實施例也可以被修改，以減小比較器的數量，如圖4A-4B所示。圖4A-4B圖解說明了根據本發明的另一個實施例的OCT校準電路的下拉部分400和上拉部分410。參考圖4A，下拉部分400包括管腳402，參考電壓選擇邏輯406，單個比較器404，一個N位模-數轉換器(ADC)405和一組下拉晶體管403。管腳402耦連到片外電阻器401。晶體管組403包括任意數量的N個并聯連接的二進制加權的下拉晶體管(如NMOS場效應晶體管)。參考電壓選擇邏輯406的兩個輸入端耦連以接收兩個不同的參考電壓值，VREF和VREFL。邏輯406可以是例如多路復用器。部分400不是使用兩個比較器來將管腳402處的電壓和兩個參考電壓進行比較，而是僅使用一個比較器404來將管腳電壓和兩個參考電壓進行比較。比較器404的一個輸入耦連到管腳402，而另一個輸入耦連到邏輯406以接收參考電壓。邏輯406將比較器404接收的參考電壓進行移位，使比較器404能將管腳402處的電壓和兩個參考電壓進行比較。校準碼RN[N 0] 一開始全為0，管腳電壓為VCCN。ADC405通過增加校準碼的二進制值開始工作，使管腳電壓降低。邏輯406將VREF耦連到比較器404，直到當管腳電壓越過VREF時，比較器404的輸出信號改變狀態。當比較器404的輸出信號改變狀態時，ADC405內的狀態機在線407上生成控制信號，該控制信號使邏輯406將VREFL耦連到比較器404的輸入。響應比較器在兩個不同參考電壓下的輸出信號，ADC405確定校準碼中是否有一個校準碼產生VREF和VREFL之間的管腳電壓。如果校準碼中的一個校準碼產生VREF和VREFL之間的管腳電壓，則選擇此校準碼來控制一個或更多個I/O緩沖器的片上終端阻抗。如果校準碼中沒有一個校準碼產生VREF和VREFL之間的管腳電壓，則OCT校準電路選擇產生最接近VREF的管腳電壓的校準碼。圖4C顯示了部分400的VREF和VREFL的相對位置，以及點X和X+1的兩個管腳電壓，它們是響應兩個連續的校準碼RN[N:0]而產生的。如果點X+1和點X之間的電壓差Dl小于VREF和VREFL之間的差B的兩倍，則點X比點X+1更接近VREF。如果其中一個校準碼沒有產生VREF和VREFL之間的管腳電壓且D1〈2*B，則選擇那個產生點X處的管腳電壓的校準碼來控制一個或更多個I/o緩沖器中的片上終端阻抗。如果點x+1在VREF和VREFL之間，則即使點X更接近VREF，也選擇那個產生點X+1處的管腳電壓的校準碼并將其發送到I/O緩沖器。參考圖4B，上拉部分410包括管腳412，參考電壓選擇邏輯416，單個比較器414，N位模-數轉換器(ADC)415和一組上拉晶體管413。管腳412耦連到片外電阻器411。晶體管組413包括任何數量的N個并聯連接的二進制加權的上拉晶體管(如PMOS場效應晶體管)。參考電壓選擇邏輯416的兩個輸入端耦連以接收兩個不同的參考電壓值，VREF和VREHL邏輯416可以是例如多路復用器。部分410不是使用兩個比較器來將管腳412的電壓和兩個參考電壓進行比較，而是使用一個比較器414來將管腳電壓和兩個參考電壓進行比較。比較器414的一個輸入耦連到管腳412，而另一個輸入耦連以從邏輯416接收參考電壓。邏輯416將比較器414接收的電壓進行移位，使比較器414可以將管腳412處的電壓和兩個參考電壓進行比較。

校準碼RP[N:0] —開始全為1，管腳電壓為地電壓。ADC415通過減小校準碼的二進制值開始工作，使管腳電壓增大。邏輯416將VREF耦連到比較器414的輸入，直到當管腳電壓越過VREF時，比較器414的輸出信號改變狀態。當比較器414的輸出信號改變狀態時，ADC415內的狀態機在線417上產生控制信號，使邏輯416將VREFH耦連到比較器414的輸入。響應比較器414在兩個不同的參考電壓下的輸出信號，ADC415能夠確定校準碼RP[N 0]中是否有一個校準碼可以產生VREHl和VREF之間的管腳電壓。如果有一個校準碼產生VREFH和VREF之間的管腳電壓，則選擇該校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。如果校準碼中的一個校準碼沒有產生VREHl和VREF之間的管腳電壓，則OCT校準電路選擇那個產生最接近VREF的管腳電壓的校準碼。圖4D示出了部分410的VREHl和VREF之間的相對位置，以及點X和X-I的兩個管腳電壓，這兩個電壓是響應兩個連續的校準碼RP [N: O]而產生的。如果點X-I和點X之間的電壓差D2小于VREFH和VREF之間的電壓差B的兩倍，則點X比點X-I更接近VREF。如果校準碼中的一個校準碼不產生VREHl和VREF之間的管腳電壓且D1〈2*B，則選擇那個產生點X處的管腳電壓的校準碼來控制一個或更多個I/o緩沖器中的片上終端阻抗。如果點X-I在VREFH和VREF之間，則即使點X更接近VREF，也選擇那個產生點X_1處的管腳電壓的校準碼來控制I/O緩沖器中的片上終端阻抗。在圖4A和4B中，電壓差B大于電壓差A。通過適當選擇VREF、VREFL和VREHl之間的差以及選擇OCT校準電路和輸入/輸出緩沖器中的最小晶體管尺寸，圖4A-4B的實施例可以提供片外電阻值的+/-10%的片上終端電阻的容差范圍。在本發明的一些實施例中，每個參考電壓選擇邏輯電路接收多于三個參考電壓。本發明的OCT校準電路可以接收任何數量的參考電壓，從而僅用一個比較器獲得期望的容
差范圍。圖5A-5B圖解說明了根據本發明的另一個實施例所設計的OCT校準電路塊的一個例子。OCT校準電路塊包括圖5A所示的下拉部分500和圖5B所示的上拉部分510。部分500包括管腳502，組503中的N個二進制加權的下拉晶體管，比較器504，N位模-數轉換器(ADC)505和參考電壓邏輯506。管腳502耦連到片外電阻器501。ADC505使用校準碼RN[N:0]來選擇性地開啟或關斷組503中的晶體管。ADC和比較器構成反饋回路。參考電壓選擇邏輯506選擇性地將四個(或更多個)參考電壓(VREF，VREFA, VREFB,VREFC等等)在不同的時間耦連到比較器504的輸入。邏輯506響應在總線507上發送的來自ADC505中的狀態機的控制信號，選擇不同的參考電壓以耦連至比較器504。圖5C圖解說明了根據校準電路部分500的示例性的實施方式的四個參考電壓VREF、VREFA、VREFB和VREFC的相對電壓值。在圖5C中，VREF和VREFA之間的差A是VREF和VREFB之間的差B的一半，而B是VREFA和VREFC之間的差C的一半。因此，A=B/2=C/4。VREF和VREFA之間的區域A是各個參考電壓中最窄的范圍。因此，如果ADC505確定其中一個校準碼RN [N: O]生成區域A的管腳電壓，則選擇該校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。VREF和VREFB之間的區域B是各個參考電壓中第二窄的范圍。如果ADC505確定 其中一個校準碼RN [N: O]生成區域B (不在區域A)的管腳電壓，則選擇該校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。VREFA和VREFC之間的區域C是各個參考電壓中第三窄的范圍。如果ADC505確定校準碼RN[N:0]中的一個校準碼生成區域C (不在區域A或B)的管腳電壓，則選擇該校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。如果ADC505確定校準碼RN[N:0]中的一個校準碼沒有生成VREFB和VREFC之間的管腳電壓，則選擇那個生成區域D中最接近VREF的管腳電壓的校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。所選擇的校準碼是區域D中出現的最小校準碼。現在參考圖5B，部分510包括管腳512，組513中N個二進制加權的上拉晶體管，t匕較器514，N位模-數轉換器(ADC) 515和參考電壓選擇邏輯516。管腳512耦連到片外電阻器511。ADC515使用校準碼RP [N: O]來選擇性地導通或關斷組513中的晶體管。ADC和比較器構成反饋回路。參考電壓選擇邏輯516選擇性地將四個(或更多個)參考電壓(VREF，VREFA, VREFB, VREFC等等)在不同的時間耦連到比較器514的輸入。邏輯516響應在總線517上傳送的來自ADC515中的狀態機的控制信號，選擇不同的參考電壓以耦連到比較器514。解說明了根據校準電路部分510的示例性的實施方式的四個參考電壓VREF、VREFA、VREFB和VREFC的相對電壓值。在圖中，VREF和VREFA之間的差A是VREF和VREFB之間的差B的一半，而B是VREFA和VREFC之間的差C的一半。因此，A=B/2=C/4。VREF和VREFA之間的區域A是各個參考電壓中最窄的范圍。因此，如果ADC515確定校準碼RP[N:0]中的一個校準碼生成區域A的管腳電壓，則選擇該校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。VREF和VREFB之間的區域B是各個參考電壓中第二窄的范圍。如果ADC515確定校準碼RP[N:0]中的一個校準碼(生成區域B不在區域A)的管腳電壓，則選擇該校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。VREFA和VREFC之間的區域C是各個參考電壓中第三窄的范圍。如果ADC505確定校準碼RP[N:0]中的一個校準碼生成區域C (不在區域A或B)的管腳電壓，則選擇該校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。
如果ADC515確定在VREFB和VREFC之間不存在穩定的管腳電壓，則選擇那個生成區域D中最接近VREF的管腳電壓的校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。選擇的校準碼是在區域D中出現的最大校準碼。不使用另外的參考電壓，諸如VREFL和/或VREFH，可以將附加晶體管添加到每個OCT校準電路塊中以找到產生最接近VREF的管腳電壓的那個校準碼。根據本發明的這個實施例，圖6A-6B圖解說明了包含附加晶體管的OCT校準電路。OCT校準電路中的每個附加晶體管的尺寸使得由導通附加晶體管所產生的電壓變化是由OCT校準電路控制的I/O緩沖器中的最小晶體管所引起的電壓變化的一半。附加晶體管用來確定哪個校準碼生成最接近VREF的管腳電壓。可以將相應的附加晶體管添加到每個I/O緩沖器中以獲得相同效果，但附加晶體管增加了 I/O緩沖器的面積和管腳電容，這是不希望的。圖6A圖解說明了 OCT校準電路塊的下拉部分600，其包括管腳602，組603中N個并聯的二進制加權的下拉晶體管，比較器604，模-數轉換器(ADC) 605和下拉晶體管606 (如NMOS場效應晶體管)。管腳602耦連到片外電阻器601。比較器604的一個輸入耦連到管腳602，而第二個輸入耦連以接收參考電壓VREF。ADC605生成具有數字位的校準碼RN [N: O]。校準碼中的每一位使組603中的各個晶體管之一導通或關斷。如同前面的實施例一樣，圖6A的比較器和ADC構成了反饋回路。ADC605改變校準碼RN[N:0]的二進制值，以在管腳602獲得盡可能接近VREF的電壓。NMOS晶體管606是以上提到的附加晶體管。晶體管606的柵極耦連以接收來自ADC605的控制信號EB_N，晶體管606的漏極耦連到管腳602，并且晶體管606的源極耦連到地。因此，晶體管606并聯連接到組603中的晶體管。來自ADC605的控制信號EB_N使晶體管606導通或關斷。當ADC605使晶體管606導通時，在管腳602處生成的電壓減小，同時校準碼RN[N:0]的二進制值保持不變。選擇晶體管606的尺寸，使得導通晶體管606引起的管腳602的電壓變化等于由導通組603中最小的下拉晶體管所引起的管腳602的電壓變化的一半。一開始，校準碼RN [N: O]全為0，并且管腳電壓等于VCCN。ADC605增大校準碼的二進制值，直到管腳電壓下降到VREF之下的點X+1。然后，ADC605將校準碼減小I以產生點X的管腳電壓，并且ADC605使晶體管606導通。圖6C示出了響應兩個連續的校準碼RN[N:0]而產生的點X和點X+1的管腳電壓的實例。點X和x+1是最接近VREF的管腳電壓。圖6C還示出了在校準碼在管腳602生成點X之后附加晶體管606導通時所得到的管腳電壓。在圖6C的例子中，點X+1比點X更接近 VREF。當管腳電壓在點X時導通晶體管606使管腳電壓移向點X和點X+1之間的中點(A=B)0通過檢測比較器604的輸出，ADC605能夠確定當晶體管606導通時管腳電壓是大于還是小于VREF，以及校準碼是否為生成點X的相同值。如果當晶體管606導通時管腳電壓大于VREF，則點X+1比點X更接近VREF，如圖6C所示，并選擇產生點X+1的那個校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。如果當晶體管606導通時管腳電壓小于VREF，則點X比點X+1更接近VREF，并選擇產生點X的那個校準碼RN[N:0]來控制一個或更多個I/O緩沖器上的片上終端阻抗。控制信號EB_N不發送到I/O緩沖器，也不用來控制I/O緩沖器中的終端阻抗。圖6A的實施例可以獲得片外電阻器601的+/-5%的片上終端電阻的容差范圍。圖6B圖解說明了 OCT校準電路塊的上拉部分610，其包括管腳612，組613中N個并聯連接的二進制加權的上拉晶體管，比較器614，模-數轉換器(ADC) 615和上拉晶體管616 (如PMOS場效應晶體管)。管腳612稱連到片外電阻器611。比較器614的一個輸入率禹連到管腳612，而第二個輸入耦連以接收參考電壓VREF。ADC615生成具有數字位的校準碼RP[N:0]。校準碼中的每一位使組613中的一個晶體管導通或關斷。如同前面的實施例一樣，圖6B的比較器和ADC構成反饋回路。ADC615改變校準碼RP[N:O]的二進制值，以在管腳612處獲得盡可能接近VREF的電壓。PMOS晶體管616是附加晶體管。晶體管616的柵極耦連以接收來自ADC615的控制信號EB_P，晶體管616的漏極耦連到管腳612，并且晶體管616的源極耦連到電源電壓 VCCN。因此，晶體管616并聯連接到組613中的晶體管。來自ADC615的控制信號EB_P使晶體管616導通或關斷。當ADC615使晶體管616導通時，在管腳612處生成的電壓增大，而校準碼RP[N:0]的二進制值保持不變。選擇晶體管616的尺寸，使得導通晶體管616引起的管腳612的電壓變化等于由導通組613中最小的上拉晶體管所引起的管腳612的電壓變化的一半。—開始，校準碼RP[N:O]全為1，并且管腳電壓等于地電壓。ADC615減小校準碼的二進制值，直到管腳電壓上升到VREF上面的點X-1。然后，ADC615使校準碼增加I以產生點X的管腳電壓，并且ADC615使晶體管616導通。圖6D示出了響應兩個連續的校準碼RP[N:O]而產生的點X和點X_1的管腳電壓的實例。點X和X-I是最接近VREF的管腳電壓。圖6D還示出了在校準碼在管腳612生成點X之后導通附加晶體管616時得到的管腳電壓。在圖的例子中，點X-I比點X更加遠離 VREF0當管腳電壓在點X時導通晶體管616使管腳電壓移向點X和點X-I之間的中點(A=B)0通過檢測比較器614的輸出，ADC615能夠確定當晶體管616導通時管腳電壓是大于還是小于VREF，以及校準碼是否與生成點X的值相同。如果ADC615確定晶體管616導通時管腳電壓增加到大于VREF，則X比X_1更接近VREF，如圖6D所示，并選擇產生點X的那個校準碼來控制一個或更多個I/O緩沖器中的片上終端阻抗。如果ADC615確定當晶體管616導通時管腳電壓小于VREF，則點X-I比點X更接近VREF，并選擇產生點X-I的那個校準碼來控制一個或更多個I/O緩沖器上的片上終端阻抗。控制信號EB P不發送到I/O緩沖器，也不用來控制I/O緩沖器中的終端阻抗。圖6B的實施例可以獲得片外電阻器611的+/-5%的片上終端電阻的容差范圍。圖7A-7B圖解說明了根據本發明的另一個實施例包含附加晶體管的OCT校準電路。圖7A圖解說明了 OCT校準電路塊的下拉部分700，其包括管腳702，比較器704，N位模-數轉換器(ADC) 705，下拉晶體管組703和上拉晶體管706。管腳702耦連到外部電阻器701。組703包括任何數量的N個并聯連接的二進制加權的下拉晶體管。一開始，晶體管706和組703中的所有晶體管都是關斷的，并且管腳702處的電壓等于VCCN。在校準過程中，ADC705減小晶體管組703的純電阻，使管腳702處的電壓減小。當管腳702的電壓下降到VREF之下如圖6C所示的點X+1時，ADC705使用控制信號EB_P使晶體管706導通，引起管腳電壓升高。選擇晶體管706的尺寸，以致導通晶體管706使管腳702的電壓增加一個數量，該數量等于由導通組703中最小的下拉晶體管所引起的管腳702的電壓下降的一半。在點X+1導通晶體管706使管腳電壓增加到點X和X+1之間的中點。如果在點X+1導通晶體管706使管腳電壓上升到VREF之上，則點X+1比點X更接近VREF。結果，選擇生成點X+1的校準碼來控制一個或更多個I/O緩沖器中的片上終端。如果在點X+1導通晶體管706使管腳電壓保持小于VREF，則點X比點X+1更接近VREF0結果，選擇生成點X的校準碼來控制一個或更多個I/O緩沖器中的片上終端。控制信號EB_NF發送到I/O緩沖器，而且也不用來控制I/O緩沖器中的終端阻抗。圖7B圖解說明了 OCT校準塊的上拉部分710，其包括管腳712，比較器714，N位 模-數轉換器(ADC) 715，上拉晶體管組713和下拉晶體管716。管腳712耦連到外部電阻器711。組713包括任何數量的N個并聯連接的二進制加權的上拉晶體管。一開始，晶體管716和組713中的所有晶體管全部關斷，并且管腳712處的電壓等于地電壓。在校準過程中，ADC715減小晶體管組713的純電阻，使管腳712的電壓增加。當管腳712的電壓上升到大于VREF的點X-I時，如圖6D所示，ADC715使用控制信號EB N導通下拉晶體管716，使管腳電壓減小。選擇晶體管716的尺寸，以致導通晶體管716使管腳702的電壓減小一個數量，該數量等于由導通組713中最小的上拉晶體管所引起的管腳712的電壓增加的一半。在點X-I導通晶體管706使管腳電壓降低到點X和X-I之間的中點。如果在點X-I導通晶體管716使管腳電壓保持大于VREF，則點X比點X_1更接近VREF0結果，選擇生成點X的校準碼來控制一個或更多個I/O緩沖器中的片上終端。如果在點X-I導通晶體管716使管腳電壓下降到小于VREF，則點X_1比點X更接近VREF。結果，選擇生成點X-I的校準碼來控制一個或更多個I/O緩沖器中的片上終端。控制信號EB_NF發送到I/O緩沖器，而且也不用來控制I/O緩沖器中的終端阻抗。圖8是包括本發明各個方面的FPGA800的簡化的部分框圖。FPGA800只是一種能包括本發明的各個特征的集成電路的一個例子。應該理解，本發明可以應用到各種類型的電路，例如現場可編程門陣列(FPGA)，可編程邏輯器件(PLD)，復雜可編程邏輯器件(CPLD)，可編程邏輯陣列(PLA)以及專用集成電路(ASIC)。FPGA800包括二維陣列的可編程邏輯陣列塊(或LAB) 802，它們通過可變長度和速度的互聯導體的行和列聯網來互相連接。LAB802包括多個(如10個)邏輯元件(或LE)。LE是可編程邏輯塊，其能提供用戶定義的邏輯功能的有效實施方式。FPGA具有各種邏輯元件，其可被配置成實現各種組合和順序功能。邏輯元件可以使用可編程互聯結構。可以將可編程互聯結構編程為用大多數期望的結構將邏輯元件進行互聯。FPGA800還包括分布式存儲器結構，其包括在整個陣列中提供的可變尺寸的RAM塊。RAM塊包括，例如塊804、塊806和塊808。這些存儲器塊還可以包括位移寄存器和FIFO緩沖器。FPGA800還包括數字信號處理(DSP)模塊810，它可以實現例如具有加法或減法特征的乘法器。在此例子中，位于芯片周圍的I/o塊(10)812支持眾多單端、不同的輸入/輸出標準。每個I/O塊一般包括一個輸入緩沖器和一個輸出緩沖器。應該理解，本說明書描述的FPGA800只是為了說明性目的，而且本發明可以用許多不同類型的PLD、FPGA和類似器件來實現。本發明還可以實現在將FPGA作為幾個元件之一的系統中。圖9示出了可以體現本發明的技術的示例性數字系統900的方塊圖。系統900可以是編程的數字計算機系統，數字信號處理系統，專用數字交換網絡或其它處理系統。而且，這種系統可以設計用于許多應用中，例如電信系統，自動系統，控制系統，消費電子，個人計算機，因特網通信和聯網及其它系統。而且，系統900可以提供在單個電路板上、多個電路板上或者多個封裝結構內。系統900包括處理單元902，存儲器單元904和由一個或更多個總線互相連接在一起的I/o單元906。根據這個示例性的實施例，FPGA800是在處理單元902中實現的。FPGA908可以在圖9的系統內充當多種不同的作用。FPGA908可以例如是處理單元902的支持其內部或外部操作的邏輯構建塊。對FPGA908編程以實現執行在系統操作中進行特定 作用所必需的邏輯功能。FPGA908可以通過連接910耦連到存儲器904，以及通過連接912耦連到I/O單元906。處理單元902可以將數據引導至適當的系統元件以進行處理或存儲，執行存儲在存儲器904中的程序或通過I/O單元906接收及發送數據，或其它類似功能。處理單元902可以是中央處理單元(CPU)，微處理器，浮點協同處理器，圖形協同處理器，硬件控制器，微控制器，可編程用作控制器的現場可編程門陣列、網絡控制器或任何類型的處理器或控制器。而且，在許多實施例中，通常不需要CPU。例如，不使用CPU，一個或更多個FPGA908可以控制系統的邏輯操作。舉另一個例子，FPGA908可用作可重新配置的處理器，如果需要其可以被重新編程以處理特定的計算任務。可選地，FPGA908本身可以包括嵌入式微處理器。存儲器單元904可以是隨機存取存儲器(RAM)，只讀存儲器(R0M)，固定或移動磁盤介質，PC卡閃存磁盤存儲器，磁帶，或其它任何存儲介質，或這些存儲介質的組合。上文對本發明的示例性實施方式的描述只是出于說明和描述目的。這些描述并不旨在是詳盡的，也不旨在將本發明限制在公開的嚴格形式。在一些情況下，可以使用本發明的特征而不使用列出的其它相應特征。根據上述教授，在不偏離本發明的范圍下可以進行各種修改和變化。本發明的范圍并不被限制在此詳細描述中。
權利要求
1.一種電路,其包括 校準電路，其包括耦合到終端的第一組晶體管，耦合到所述終端的額外晶體管，以及反饋回路，所述反饋回路可被操作以產生選擇的校準碼，從而響應在所述額外晶體管被控制信號導通后在所述終端的電壓而控制所述第一組晶體管；以及 緩沖器，其包括耦合到引腳的第二組晶體管，其中所述選擇的校準碼控制所述第二組晶體管的終端阻抗，并且所述控制信號不用于控制耦合到所述電路中的所述引腳的晶體管。
2.根據權利要求I所述的電路，其中所述反饋回路進一步包括比較器，其可操作以比較在所述終端的電壓和參考電壓，且其中所述反饋回路可操作以產生校準碼，且所述選擇的校準碼是在所述終端產生的電壓接近所述參考電壓的校準碼。
3.根據權利要求I所述的電路，其中所述額外晶體管被耦合以接收電源電壓，且所述第一組晶體管被耦合以接收低電壓。
4.根據權利要求I所述的電路，其中所述額外晶體管被耦合以接收低電壓，且所述第一組晶體管被耦合以接收電源電壓。
5.根據權利要求I所述的電路，其中所述額外晶體管被耦合以接收電源電壓，且所述第一組晶體管被耦合以接收電源電壓。
6.根據權利要求I所述的電路，其中所述額外晶體管被耦合以接收低電壓，且所述第一組晶體管被耦合以接收低電壓。
7.一種方法，其包括 比較在終端的電壓和參考電壓從而產生比較信號； 響應所述比較信號產生校準碼以控制在所述終端的電壓； 基于控制信號被確認后在所述終端的電壓產生的變化，確定哪個校準碼在所述終端產生的電壓最接近所述參考電壓；以及 用最接近所述參考電壓的所述校準碼在弓I腳控制片上終端阻抗。
8.根據權利要求7所述的方法，基于控制信號被確認后在所述終端的電壓產生的變化，確定哪個校準碼在所述終端產生的電壓最接近所述參考電壓進一步包括基于額外晶體管被所述控制信號導通后所述比較信號是否改變狀態，確定哪個校準碼在所述終端產生的電壓最接近所述參考電壓，其中所述額外晶體管被耦合到所述終端。
9.根據權利要求8所述的方法，其中所述控制信號不用于控制所述引腳處的所述終端阻抗。
10.一種電路,其包括 耦合到終端的晶體管；以及 耦合到所述晶體管的反饋回路，其可操作產生校準碼從而控制所述晶體管的導通狀態，其中所述反饋回路可操作產生選擇的校準碼，從而響應在所述終端的信號和第一參考信號之間的第一比較并響應在所述終端的信號和第二參考信號之間的第二比較，在引腳控制片上終端阻抗；以及 選擇電路，其可操作從而為第一比較傳輸所述第一參考信號到所述反饋回路，并為第二比較傳輸所述第二參考信號到所述反饋回路。
11.根據權利要求10所述的電路，其中所述反饋回路包括比較器，其經配置執行所述第一比較和所述第二比較。
12.根據權利要求10所述的電路，其中所述反饋回路可操作響應所述終端處信號和第三參考信號之間的第三比較產生所述選擇的校準碼，且其中所述選擇電路可操作為第三比較傳輸所述第三參考信號到所述反饋回路。
13.根據權利要求12所述的電路，其中所述反饋回路包括比較器，其經配置執行所述第一、第二、和第三比較。
14.根據權利要求12所述的電路，其中所述第一參考信號和所述第二參考信號之間的差小于所述第一和第三參考信號之間的差。
15.—種電路,其包括 耦合到終端的晶體管；以及 耦合到所述晶體管的反饋回路，其可操作產生校準碼從而控制所述晶體管的導通狀態，其中所述電路可操作產生選擇的校準碼，從而響應在所述終端的信號和第一參考信號之間的第一比較，響應在所述終端的信號和第二參考信號之間的第二比較，并響應在所述終端的信號和第三考信號之間的第三比較，在引腳控制片上終端阻抗。
16.根據權利要求15所述的電路，其中所述電路可操作以確定是否所述校準碼中的一個在所述終端產生在所述第一參考信號和所述第二參考信號之間的信號， 如果所述校準碼中的一個未在所述終端產生在所述第一參考信號和所述第二參考信號之間的信號，所述電路可操作確定是否所述校準碼中的一個在所述終端產生在所述第一參考信號和所述第三參考信號之間的信號，以及 如果所述校準碼中的一個在所述終端產生在所述第一參考信號和所述第三參考信號之間的信號，所述電路可被操作以選擇該校準碼從而控制在所述引腳的所述片上終端阻抗。
17.根據權利要求15所述的電路，其中如果所述校準碼中的一個未在所述終端產生在所述第一參考信號和所述第二參考信號之間的信號，所述電路可被操作以選擇在所述終端產生的信號最接近所述第一參考信號的校準碼，從而控制在所述引腳的所述片上終端阻抗。
18.根據權利要求15所述的電路，其中所述第一和第二參考信號之間的差是所述第一和第二參考彳目號之間差的一半。
19.根據權利要求15所述的電路，其中所述電路可被操作以產生所述選擇的校準碼從而響應在所述終端的信號和第四參考信號之間的第四比較，控制在所述引腳的所述片上終端阻抗。
20.—種方法,其包括 比較在終端的電壓和第一參考電壓從而產生第一比較信號； 比較在所述終端的電壓和第二參考電壓從而產生第二比較信號； 響應所述第一比較信號并響應所述第二比較信號產生用于控制終端電壓的校準碼； 如果所述校準碼中的一個未在所述終端產生在所述第一和第二參考電壓之間的電壓，那么選擇在所述終端產生的電壓接近所述第一參考電壓的所述校準碼中的一個，從而在引腳控制片上終端阻抗。
21.根據權利要求20所述的方法，進一步包括如果所述校準碼中的一個在所述終端產生在所述第一和第二參考電壓之間的電壓，把么選擇該校準碼所述在引腳控制片上終端阻抗。
22.根據權利要求20所述的方法，進一步包括 比較在所述終端的電壓和第三參考電壓從而產生第三比較信號， 其中為控制所述終端的電壓產生所述校準碼進一步包括響應所述第一比較信號，響應所述第二比較信號，以及響應所述第三比較信號為控制在所述終端的電壓產生校準碼，以及 如果所述校準碼中的一個未在所述終端產生在所述第一和第二參考電壓之間的電壓，且所述校準碼中的一個在終端產生在所述第一和第三參考電壓之間的電壓，那么選擇在所述終端產生的電壓在所述第一和第三參考電壓之間的校準碼，從而在引腳控制片上終端阻抗。
23.根據權利要求20所述的方法，其中選擇產生的電壓接近所述第一參考電壓的所述校準碼中的一個從而在引腳控制片上終端阻抗進一步包括如果所述校準碼中的一個未在所述終端產生在所述第一和第二參考電壓之間的電壓，那么選擇在所述終端產生最接近所述第一參考電壓的所述校準碼中的一個，從而控制在所述引腳的所述片上終端阻抗。
24.—種電路,其包括 耦合到終端的晶體管； 每個都耦合到所述終端的第一、第二、和第三比較器；以及 反饋回路，其可操作產生校準碼從而控制所述晶體管的導通狀態，其中所述反饋回路可操作產生選擇的校準碼，從而響應所述第一比較器產生的第一比較信號，所述第二比較器產生的第二比較信號，以及所述第三比較器產生的第三比較信號，在引腳控制片上終端阻抗。
25.根據權利要求24所述的電路，其中所述第一比較器可操作基于在所述終端的信號和第一參考信號之間的比較產生第一比較信號，其中所述第二比較器可操作基于在所述終端的和第二參考信號之間的比較產生第二比較信號，以及其中所述第三比較器可操作基于在所述終端的信號和第三參考信號之間的比較產生第三比較信號。
26.根據權利要求24所述的電路，其中所述反饋回路包括模擬-數字轉換器電路，其可操作以基于所述第一、第二、和第三比較信號產生所述校準碼。
27.根據權利要求25所述的電路，其中所述電路可操作以確定是否所述校準碼中的一個在所述終端產生在所述第一和第二參考信號之間的信號， 如果所述校準碼中的一個未在所述終端產生在所述第一和第二參考信號之間的信號，所述電路可操作確定是否所述校準碼中的一個在所述終端產生所述第一和第三參考信號之間的信號，以及 如果所述校準碼中的一個在所述終端產生所述第一和第二參考信號之間的信號，所述電路可操作以選擇該校準碼從而控制在所述引腳的所述片上終端阻抗。
28.一種方法，其包括 通過耦合到終端的晶體管導通電流； 產生校準碼從而控制所述晶體管的導通狀態； 選擇所述校準碼中的一個從而響應在所述終端的信號和第一參考信號之間的第一比較并響應所述終端的信號和第二參考信號之間的第二比較，在引腳控制片上終端阻抗；以及 使用選擇電路為所述第一比較選擇所述第一參考信號并為第二比較選擇第二參考信號。
29.根據權利要求28所述的方法，其中比較器可操作執行所述第一和第二比較。
30.根據權利要求28所述的方法，其中選擇所述校準碼中的一個從而響應在所述終端的信號和第一參考信號之間的第一比較并響應所述終端的信號和第二參考信號之間的第二比較，在引腳控制片上終端阻抗進一步包括選擇所述校準碼中的一個從而響應在所述終端的信號和第三參考信號之間的第三比較在引腳控制片上終端阻抗。
31.根據權利要求30所述的方法，其中使用選擇電路為所述第一比較選擇所述第一參考信號并為第二比較選擇第二參考信號用所述選擇電路為第三比較選擇第三參考信號。
32.根據權利要求28所述的方法，其中選擇所述校準碼中的一個從而響應在所述終端的信號和第一參考信號之間的第一比較并響應所述終端的信號和第二參考信號之間的第二比較，在引腳控制片上終端阻抗進一步包括如果所述校準碼中的一個不在所述終端產生在所述第一和第二參考信號之間的信號，那么選擇在所述終端產生的信號最接近所述第一參考信號的所述校準碼中的一個，從而控制在引腳的所述片上終端阻抗。
33.一種方法,其包括 通過耦合到終端的晶體管導通電流； 產生校準碼從而控制所述晶體管的導通狀態； 選擇所述校準碼中的一個從而響應在所述終端的信號和第一參考信號之間的第一比較，響應在所述終端的信號和第二參考信號之間的第二比較，并響應在所述終端的信號和第三參考信號之間的第三比較，在引腳控制片上終端阻抗。
34.根據權利要求33所述的方法，其中選擇所述校準碼中的一個從而響應在所述終端的信號和第一參考信號之間的第一比較，響應在所述終端的信號和第二參考信號之間的第二比較，并響應在所述終端的信號和第三參考信號之間的第三比較，在引腳控制片上終端阻抗進一步包括選擇所述校準碼中的一個從而響應在終端的信號和第四參考信號之間的第四比較在引腳控制片上終端阻抗。
35.根據權利要求33所述的方法，其中選擇所述校準碼中的一個從而響應在所述終端的信號和第一參考信號之間的第一比較，響應在所述終端的信號和第二參考信號之間的第二比較，并響應在所述終端的信號和第三參考信號之間的第三比較，在引腳控制片上終端阻抗進一步包括確定是否所述校準碼中的一個在終端產生所述第一和第二參考信號之間的信號，以及是否所述校準碼中的一個未在終端產生所述第一和第二參考信號之間的信號，確定是否所述校準碼中的一個在終端產生所述第一和第三參考信號之間的信號，且如果所述校準碼中的一個在終端產生所述第一和第三參考信號之間的信號，那么選擇所述校準碼從而在引腳控制片上終端阻抗。
36.根據權利要求33所述的方法，其中選擇所述校準碼中的一個從而響應在所述終端的信號和第一參考信號之間的第一比較，響應在所述終端的信號和第二參考信號之間的第二比較，并響應在所述終端的信號和第三參考信號之間的第三比較，在引腳控制片上終端阻抗進一步包括如果所述校準碼中的一個未在終端產生所述第一和第二參考信號之間的信號，那么選擇在所述終端產生的信號最接近所述第一參考信號的所述校準碼，從而在所述弓I腳控制所述片上終端阻抗。
37.一種電路，其包括 耦合到終端的晶體管； 比較器，其可操作比較在所述終端的信號和至少三個參考信號從而產生比較信號；以及 反饋回路，其可操作響應所述比較信號，為控制所述終端的信號產生校準碼，其中所述反饋回路可操作基于所述比較信號選擇所述校準碼中的一個作為選擇的校準碼，其中所述選擇的校準碼用于在引腳控制片上終端阻抗。
38.根據權利要求37所述的電路，進一步包括 選擇電路，其可操作從而選擇至少三個參考信號中一個作為選擇的參考信號，其中選擇的參考信號被提供給所述比較器。
39.根據權利要求37所述的電路，其中所述比較器可操作比較在所述終端的信號和至少四個參考信號，從而產生所述比較信號。
全文摘要
本說明書提供了校準集成電路上的片上終端阻抗的技術。片上終端(OCT)校準電路產生校準碼，該校準碼選擇性地控制一組并聯連接的晶體管的導通狀態。所述OCT校準電路選擇一個校準碼，以使晶體管的阻抗接近匹配阻抗。選擇的校準碼控制管腳處的片上終端阻抗。根據一些實施例，所述OCT校準電路將來自晶體管的信號和兩個或更多個參考信號進行比較，以改進校準的片上終端阻抗的容差范圍。根據其它實施例，所述OCT校準電路在由控制信號使附加晶體管導通之后基于來自晶體管的信號來選擇校準碼。所述控制信號不用來控制所述片上終端阻抗。
文檔編號H04L25/02GK102780482SQ20121025694
公開日2012年11月14日 申請日期2007年8月21日 優先權日2006年8月22日
發明者V·桑圖卡, 李賢模 申請人:阿爾特拉公司