專利名稱：一種減小高速信號傳輸碼間干擾的系統的制作方法
技術領域：
本發明涉及通信領域，尤其涉及一種減小高速信號傳輸碼間干擾系統。
背景技術：
高速信號傳輸系統,傳輸線(cable)對發送器(transmitter ,TX)發出的數據信號的衰減非常嚴重。導致波形失真，碼元不完全重合，引起數據眼圖(eye diagram)部分閉合。接收器(receiver，! )將很難對數據進行恢復，所以需要均衡器(equalizer)電路對cable引起的高頻衰減進行補償。
發明內容
為解決上述問題，本發明提供對數據信號進行有效補償的一種減小高速信號傳輸碼間干擾的系統。為達到上述目的，本發明采用的技術方案是一種減小高速信號傳輸碼間干擾的系統，其特征在于包括均衡器電路、譯碼電路、數字積分器電路、碼間干擾判決電路、采樣電路、時鐘數據恢復電路；
所述的均衡器電路與時鐘恢復電路、譯碼電路連接，用于輸入外部高頻衰減信號進行補償后傳遞給時鐘數據恢復電路，所述時鐘數據恢復電路輸出高頻信號；
所述的采樣電路與時鐘數據恢復電路、碼間干擾判決電路連接，用于采集高頻信號后輸出給碼間干擾判決電路進行碼間干擾判決，所述碼間干擾判決電路輸出判決信號；
所述數字積分器電路與碼間干擾判決電路、譯碼電路連接，用于接收多個判決信號積分后輸出判決積分信號；所述的譯碼電路接收判決積分信號后控制均衡器電路放大倍數。本發明的第一優選方案為，所述的均衡器電路包括源極負反饋電路，所述的源極負反饋電路包括多個選通電容。本發明的第二優選方案為，所述的選通電容為32個。本發明的第三優選方案為，所述的數字積分器電路包括多個積分器電路。本發明的第四優選方案為，所述的譯碼電路包括二進制碼轉溫度計碼電路。本發明的第五優選方案為，所述的譯碼器電路還包括一個積分器，所述積分器連接二進制碼轉溫度計碼電路、數字積分器電路。本發明的第七優選方案為，所述的碼間干擾判決電路包括多個判決電路。本發明的第八優選方案為，所述的判決電路包括5個高低電平輸入端、I個跳變沿輸入端，兩個高低電平輸出端；
5個高低電平輸入端和I個跳變沿輸入端檢測到輸入的數據為000011、000110、111100,111001時，判決電路判斷為過量補償，兩個高低電平輸出端輸出有符號數01 ;當檢測到輸入的數據為0000Q1、000 mo、111110、1110丄1時，判決電路判斷為不足補償，兩個高低電平輸出端輸出有符號數11。本發明的發明思想在于本發明通過采樣檢測時鐘數據恢復電路(clock datarecovery，⑶R)輸出的跳變沿數據及跳變沿前后的數據，得到均衡器電路是過量補償(overequalizer)還是不足補償(under equalizer),并反饋一個選通信號給均衡器電路,調節均衡器電路的頻率補償，加大眼的開啟，減小碼間干擾，改善系統傳輸性能。本發明的技術優勢在于本集成電路方案具有檢測均衡器電路補償強弱并調節均衡器電路，減小碼間干擾，提高信號傳輸質量，改善系統傳輸性能的功能。下面結合附圖與具體實施例對本發明做進一步說明。
圖I為本實施例整體結構示意圖。圖2為本實施例整體均衡器電路圖。圖3為本實施例采樣電路的輸入數據示意圖。 圖4為本實施例采樣電路示意圖。圖5為本實施例碼間干擾判決電路的4種情況示意圖。圖6為本實施例碼間干擾判決電路示意圖。圖7為本實施例第一數字積分器的電路示意圖。圖8為本實施例第二積分器電路的電路示意圖。圖9為本實施例譯碼電路模塊電路示意圖。
具體實施例方式參考圖1，一種減小高速信號傳輸碼間干擾的系統，均衡器電路、譯碼電路、數字積分器電路、碼間干擾判決電路、采樣電路、時鐘數據恢復電路；均衡器電路與時鐘恢復電路、譯碼電路連接，用于輸入外部高頻衰減信號進行補償后傳遞給時鐘數據恢復電路，時鐘數據恢復電路輸出高頻信號；采樣電路與時鐘數據恢復電路、碼間干擾判決電路連接，用于采集高頻信號后輸出給碼間干擾判決電路進行碼間干擾判決，所述碼間干擾判決電路輸出判決信號；數字積分器電路與碼間干擾判決電路、譯碼電路連接，用于接收多個判決信號積分后輸出判決積分信號；所述的譯碼電路接收判決積分信號后控制均衡器電路放大倍數。串轉并電路，為外部應用過程中串聯轉并聯信號轉換電路。參考圖2,高速信號傳輸系統,傳輸線(cable)對發送器(transmitter , TX)發出的數據信號的衰減非常嚴重。需要均衡器電路(EQ)來補償信號在傳輸線上的衰減。均衡器電路由源極負反饋電路組成，主極點位置主要由負反饋電阻與負反饋電容的rc決定。改變均衡器電路的負反饋電阻和負反饋電容可以改變均衡器電路的不同頻段的補償強弱。選通電容通路數M=32。參考圖3、圖4，采樣電路，每次采到8個數據，其中4個中心數據(data，d)及4個跳變沿數據(transition，t)，其中Db〈l:8>對應與圖3中的d0到t3的數據;Da〈l:8>對應與圖3中的d4到t7的數據。A為2與輸入門，B為延時單元，C為時鐘采樣D觸發器。參考圖5、圖6、將碼間干擾判決電路主要由第一、第二、第三、第四判決電路、3bit加法器模塊、4bit加法器模塊組成。判決電路實現圖5的功能，3bit加法器和4bit加法器實現對判決電路輸出的積累。整塊碼間干擾判決電路的輸出ISI_det_OUt〈l:0>送往數字積分器電路中積分，數字積分器電路的積分輸出intl〈l:0>為正值時，表示均衡器電路對傳輸信號過量補償；數字積分器電路輸出intl〈l:0>為負值時表不均衡器電路對傳輸信號不足補償；數字積分器電路輸出intl〈l:0>基本為零時表示均衡器電路對傳輸信號為適量補償。碼間干擾判決電路中任一一個判決電路每次取采樣電路送出的5個相鄰的中心數據及采樣到的最后兩位中心數據間的跳變沿數據(例如d0dld2d3(t3)d4)，作為判決電路的輸入信號。判決電路，當檢測到輸入的數據為0000 (I) U0001 (I)OUlll (O)OUllO (0)I時，判決電路判斷為過量補償，輸出有符號數01 (正I);當檢測到輸入的數據為0000 (0)UOOOl (O)OUlll (I)OUllO (I) I時，判決電路判斷為不足補償，輸出有符號數11 (負
I)。用圖5表示上述4種情況，圖6為碼間干擾判決電路結構示意圖。參考圖7，數字積分器電路包括多個積分器電路，圖7中為其中第一積分器電路示意圖。將碼間干擾判決電路的輸出ISI_det_OUt〈l:0>送往第一積分器電路中積分，為了提高判斷補償適量與否的準確性，需要大量的采樣樣本，我們再在一積分器電路后設置第二積分器電路。參考圖8，第二積分器電路為一個IObit的積分器電路(可以根據系統需要改變積分器的位數，來改變減小碼間干擾這個方案的帶寬)。第二積分器電路以intl〈l:0>為輸入信號，int<l :0>為輸出信號。當IObit積分器輸出最高位sign_bit=l時，int〈l:0>=11,當IObit積分器輸出的最高位sign_bit=0時，int〈l:0>=01。參考圖9，譯碼電路模塊一個5bit的積分器電路(isi_int_5bit)和一個二進制碼轉溫度計碼的譯碼電路(b2th_5bit)。5bit積分器電路以圖7中的int〈l:0>作為輸入信號，積分器的時鐘信號為圖7中clk_int_en,擴展輸出為dec_in〈4:0>信號。將dec_in<4:0>作為譯碼電路(b2th_5bit)的輸入信號,輸出對應的開關選通信號,選通均衡器電路的源極負反饋電容個數，調節均衡器電路的補償。
權利要求
1.一種減小高速信號傳輸碼間干擾的系統，其特征在于包括均衡器電路、譯碼電路、數字積分器電路、碼間干擾判決電路、采樣電路、時鐘數據恢復電路； 所述的均衡器電路與時鐘恢復電路、譯碼電路連接，用于輸入外部高頻衰減信號進行補償后傳遞給時鐘數據恢復電路，所述時鐘數據恢復電路輸出高頻信號； 所述的采樣電路與時鐘數據恢復電路、碼間干擾判決電路連接，用于采集高頻信號后輸出給碼間干擾判決電路進行碼間干擾判決，所述碼間干擾判決電路輸出判決信號； 所述數字積分器電路與碼間干擾判決電路、譯碼電路連接，用于接收多個判決信號積分后輸出判決積分信號；所述的譯碼電路接收判決積分信號后控制均衡器電路放大倍數。
2.根據權利要求I所述的一種減小高速信號傳輸碼間干擾的系統，其特征在于所述的均衡器電路包括源極負反饋電路，所述的源極負反饋電路包括多個選通電容。
3.根據權利要求2所述的一種減小高速信號傳輸碼間干擾的系統，其特征在于所述的選通電容為32個。
4.根據權利要求I所述的一種減小高速信號傳輸碼間干擾的系統，其特征在于所述的數字積分器電路包括多個積分器電路。
5.根據權利要求I所述的一種減小高速信號傳輸碼間干擾的系統，其特征在于所述的譯碼電路包括二進制碼轉溫度計碼電路。
6.根據權利要求5所述的一種減小高速信號傳輸碼間干擾的系統,其特征在于所述的譯碼器電路還包括一個積分器，所述積分器連接二進制碼轉溫度計碼電路、數字積分器電路。
7.根據權利要求I所述的一種減小高速信號傳輸碼間干擾的系統，其特征在于所述的碼間干擾判決電路包括多個判決電路。
8.根據權利要求7所述的一種減小高速信號傳輸碼間干擾系統，其特征在于所述的判決電路包括5個高低電平輸入端、I個跳變沿輸入端，兩個高低電平輸出端； 5個高低電平輸入端和I個跳變沿輸入端檢測到輸入的數據為000011、0001丄=111100,111001時，判決電路判斷為過量補償，兩個高低電平輸出端輸出有符號數01 ;當檢測到輸入的數據為0000Q1、0001即、111110、1110丄1時，判決電路判斷為不足補償，兩個高低電平輸出端輸出有符號數11。
全文摘要
本發明涉及一種減小高速信號傳輸碼間干擾的系統，其特征在于包括均衡器電路、譯碼電路、數字積分器電路、碼間干擾判決電路、采樣電路、時鐘數據恢復電路；本發明通過采樣檢測時鐘數據恢復電路(clockdatarecovery，CDR)輸出的跳變沿數據及跳變沿前后的數據，得到均衡器電路是過量補償(overequalizer)還是不足補償(underequalizer)，并反饋一個選通信號給均衡器電路，調節均衡器電路的頻率補償，加大眼的開啟，減小碼間干擾，改善系統傳輸性能。
文檔編號H04L25/03GK102664842SQ201210059138
公開日2012年9月12日 申請日期2012年3月8日 優先權日2012年3月8日
發明者謝峰 申請人:無錫華大國奇科技有限公司