專利名稱：用于10gepon或xg-pon olt或onu serdes的通用接口方法
技術領域：
本發明涉及光纖通信領域，具體說是用于10GEP0N或XG-PON OLT或ONU SERDES 的通用接口方法。尤指用于10GEP0N和XG-PON系統的關鍵接口部件——IOG SERDES (Serializer-Deserializer，串聯/解串器，亦稱為并串行與串并行轉換器，或串化器/并化器)的通用接口方法。
背景技術：
以太網無源光網絡(EPON)是利用無源光網絡(PON)的拓撲結構實現承載多種業務的以太網信號傳輸的一種網絡形式。采用點到多點結構，無源光纖傳輸方式，在以太網上提供多種業務。目前，IP/Ethernet應用占到整個局域網通信的90%以上，EPON由于使用上述經濟而高效的結構，從而成為連接接入網最終用戶的一種有效的通信方法。作為EPON的演進技術，10GEP0N與現有的EPON相比具有明顯的技術優勢，具體體現在更高的傳輸速率、 更高的分路比、更強的組網能力以及更好的兼容性。類似的，吉比特無源光網絡(GPON)也是采用點到多點的無源光纖傳輸方式來傳送多業務數據，與EPON的區別在于，采用了 GFP (通用幀協議)，能將任何類型和任何速率的業務(Ethernet、TDM、ATM等)進行原有格式封裝后經由PON傳輸，是光接入網絡一種全新的有效的解決方案。同樣的，作為GPON的演進技術，XG-PON與現有的GPON相比也具有明顯的技術優勢。一套典型的GEP0N/GP0N系統由位于局端的光線路終端(OLT)和若干個位于遠端的光網絡單元(ONU)組成，OLT和ONU之間由無源光分配網(0DN)連接，采用點到多點 (P2MP)的拓撲結構，見圖I。在OLT和ONU設備中，PON MAC芯片用于實現PON MAC層協議， PMD層(物理介質相關子層)功能由兩端的光收發模塊實現，串聯/解串器SERDES用于連接 PON MAC層核心芯片和光收發模塊(即圖2中的光模塊)，主要實現PMA層(物理介質連接子層)的功能，如串并轉換、時鐘恢復等功能。見圖2。對于IOGEPON和XG-PON系統的OLT或ONU，SERDES與光模塊一側的接口都是 1.25G、2. 5G或IOG的高速串行接口，并且很多電路的工作原理是相同或相似的，所以存在開發統一接口的可能性。但是OLT或ONU的SERDES (10G SERDES)與PON MAC芯片的接口是并行接口，不同的系統之間是有差異的。對于10GEP0N設備(0LT或0NU)，有對稱和非對稱等兩種形態，上行/下行速率分別為lOGbps/lOGbps和10Gbps/l. 25Gbps，對于IOG的傳送速率，并行接口寬度是16Bit，對于I. 25G的傳送速率，并行接口是IOBit的TBI (Ten-Bit-interface)接口。對于XG-PON設備(0LT或0NU)，有XG-P0N1和XG-P0N2兩種形態，上行/下行速率分別為10Gbps/2. 5Gbps和lOGbps/lOGbps，對于IOG的傳送速率，并行接口寬度是16Bit, 對于2. 5G的傳送速率，并行接口寬度是8Bit。為了實現IOG SERDES在兩種不同系統(10GEP0N和XG-P0N)、兩種不同設備(0LT和0NU)中的兼容，開發一種通用接口方法就成為必然的選擇。
發明內容
針對現有技術中存在的缺陷，本發明的目的在于提供用于10GEP0N或XG-PON OLT 或ONU SERDES的通用接口方法，提供IOG SERDES與不同的PON MAC之間的一種通用接口， 使得SERDES可以在不同的系統和設備中得到應用。為達到以上目的，本發明采取的技術方案是
用于10GEP0N或XG-PON OLT或ONU SERDES的通用接口方法，其特征在于，包括兩個步驟接口功能定義，以及根據接口功能定義設計通用的SERDES接口模塊，
接口功能定義具體如下定義10GEP0N和XG-PON系統復用的接口信號，且所有信號均為10GEP0N和XG-PON系統復用，定義的各接口信號分別是
O與光模塊的串行接口信號，共有2個，
SIN_3G和S0UT_3G :采用3G的收發電路，用于發送或接收I. 25Gbps和2. 5Gbps的高速
差分信號，
SIN_10G和S0UT_10G :采用IOG的收發電路，用于發送或接收IOGbps的高速差分信號，
2)控制信號，共有8個，
模式選擇信號M0DE_SEL :用于10GEP0N或XG-PON模式選擇，
OLT或ONU選擇信號0LT_0NU_SEL :用于OLT或ONU模式選擇，即選擇工作于OLT或ONU 方式，
工作速率選擇信號RATE_SEL :用于速率選擇，
LLEB :線路環回使能控制，
DLEB :診斷環回使能控制，
RESET :復位控制，
TEST_M0DE :設置芯片工作在測試模式下，
TX_EN :發送使能，
通過對控制信號M0DE_SEL、0LT_0NU_SEL和RATE_SEL的設置，實現設置接口的各種工作方式，
3)參考時鐘，共有2個，
RX_REFCLK :接收側參考時鐘，在10GEP0N模式下，為644MHz或125MHz，在XG-PON模式下，為 622MHz 或 155MHz，
TX_REFCLK :發送側參考時鐘，在10GEP0N模式下，為644MHz或125MHz，在XG-PON模式下，為 622MHz 或 155MHz,
4)狀態指示，共有4個，
TX_L0CK :發送側鎖相環鎖定指示，
RX.L0CK :接收側鎖相環鎖定指示，
RX.L0S :接收信號丟失指示，
TEST_0K :測試通過指示，用于芯片自動檢測完成指示，芯片內部有PRBS發生器及 BERT，在進入測試模式后，進行自檢測，檢測通過將會給出這個指示，
5 )并行接口數據及時鐘信號，共有4個，
6DOUT :并行接口數據輸出，
DIN:并行接口數據輸入，
RXCLK :并行接口接收側時鐘，
TXCLK :并行接口發送側時鐘，
根據控制信號M0DE_SEL、0LT_0NU_SEL和RATE_SEL的不同，并行接口數據及時鐘信號的數據位寬度和頻率不同，實現滿足不同系統和不同設備的各種要求，
6)串行控制接口信號，用于微機口對SERDES的控制，共有2個，
SDA:串行控制數據線，
SCL :串行控制時鐘線。在上述技術方案的基礎上，所述根據接口功能定義設計通用的SERDES接口模塊中，按接口功能定義將各電路單元劃分為接收側電路、發送側電路、環回和測試電路以及串行控制接口電路。在上述技術方案的基礎上，所述接收側電路包括IOG接收電路單元10G_RX，3G 接收電路單元3G-RX，以及和10G-RX電路單元、3G-RX電路單元連接的串并轉換電路單元 DEMUX，
所述10G-RX電路單元、3G-RX電路單元中包括⑶R電路單元及信號檢測電路，
所述CDR電路單元用于鎖定相位，從接收到的串行數據中提取串行時鐘，并使這個時鐘和接收數據同步，對于10GEP0N和XG-PON模式，這部分的電路基本是一致的，區別在于在不同的模式下，REFCLK不同，壓控振蕩頻率VCXO也不同；對于不同的速率，CDR電路單元中的鎖相環電路將根據工作模式及速率選擇指示，選擇相應的壓控振蕩頻率及倍頻系數，以得到I. 25G、2. 488G、9. 952GU0. 3125G等各種頻率的串行時鐘；接收側鎖相環電路鎖定后， 則將給出RX_L0CK指示，如果信號檢測電路在接收端檢測不到信號，將給出RX_L0S指示； DEMUX單元的主要功能是將串行數據轉換為并行數據，根據所選擇的工作模式及速率， 將會給出8Bit、10Bit、16Bit的并行數據。在上述技術方案的基礎上，所述發送側電路包括10G發送電路單元10G_TX，3G發送電路單元3G-TX，以及和10G-TX電路單元、3G-TX電路單元連接的并串轉換電路單元MUX，
10G-TX電路單元、3G-TX電路單元中包括時鐘合成單元CMU，對于10GEP0N和XG-PON 模式，串行時鐘產生部分的電路基本是一致的，都需要CMU單元來生成串行發送時鐘，區別只是在于兩種模式下的發送時鐘信號TX_REFCLK不同；對于不同的發送速率，時鐘電路將根據工作模式及發送速率選擇指示，選擇相應的壓控振蕩頻率及倍頻系數，以得到I. 25G、
2.488G、9. 952GU0. 3125G等各種頻率的串行時鐘，發送側鎖相環電路鎖定后，將給出TX_ LOCK指示；
MUX電路單元完成并行數據到串行數據的變換，根據所選擇的工作模式及速率，將會對 8Bit、10Bit、或16Bit的并行數據進行并串轉換，轉換成串行數據發送出去。在上述技術方案的基礎上，所述環回和測試電路包括環回控制電路和測試電路， 環回控制電路通過LLEB和DLEB來控制選擇線路環回模式或診斷環回模式；
所述測試電路包括=PRBS發生器和BERT，這部分電路僅在TEST_M0DE為“ I ”時有效；其
中
PRBS發生器，用于產生自測試所需的隨機數據輸入，在測試模式下，作為并行數據輸入，在內部環回后，從DEMUX處輸出，
BERT電路設計在DEMUX單元中，將檢測PRBS數據在芯片內部環回后的完備性，如果沒有出現錯誤，將給出TEST_0K指示。在上述技術方案的基礎上，所述串行控制接口電路serial interface需外接CPU 控制單元，用于通過CPU訪問SERDES內置的寄存器，實現對SERDES的控制及狀態讀寫功倉泛，
SCL和SDA 2根信號，分別接CPU控制單元的串行時鐘和串行數據管腳。本發明所述的用于10GEP0N或XG-PON OLT或ONU SERDES的通用接口方法，提供 IOG SERDES與不同的PON MAC之間的一種通用接口，使得SERDES可以在不同的系統和設備中得到應用。本發明所述的用于10GEP0N或XG-PON OLT或ONU SERDES的通用接口方法，實現了一種統一的SERDES接口，將專用SERDES的應用場合大大擴展，繼承了 SERDES設計中可以共用的部分，方便了 SERDES設計者根據不同需求調整設計的要求。本發明實現了一種通用的SERDES接口模塊，將專用SERDES的應用場合大大擴展， 繼承了 SERDES設計中可以共用的部分，方便了 SERDES設計者根據不同需求調整設計的要求，通用接口模塊可以滿足IOGEPON或XG-PON OLT或ONU設備等各種接口方式的要求，且最大限度地做到了信號和功能復用。
本發明有如下附圖
圖I為PON系統結構圖，
圖2為SERDES與光模塊和PON MAC芯片接口圖，
圖3為接口功能定義圖，
圖4為接口功能選擇表，
圖5為環回測試示意圖，
圖6為SERDES接口模塊結構圖。
具體實施例方式以下結合附圖對本發明作進一步詳細說明。為了解決在不同系統及設備中的兼容性，有以下幾個技術問題需要解決
I)任一時刻只能定義為10GEP0N模式或XG-PON模式，兩者只能取其一。2)工作于不同模式時，能夠根據所用系統和所用設備的不同，選擇線路側發送、接收速率。3)能夠根據線路側不同發送、接收速率選擇串并轉換后發送、接收數據的位寬，使得轉換后的電路接口特性能夠適應不同系統及設備的需求，從而保證接口工作的穩定性。4)對于具有相同電氣屬性的信號應進行復用，使接口定義盡量精簡。5)接口應具有較好的可測性，能夠適應不同系統和設備的測試要求。本發明所述的用于10GEP0N或XG-PON OLT或ONU SERDES的通用接口方法，涉及 IOGEPON系統中的OLT或0NU，以及XG-PON系統中的OLT或0NU，所述0LT、0NU中均設有串聯/解串器SERDES，且所述串聯/解串器SERDES尤指IOG SERDES,該方法包括兩個步驟 接口功能定義，以及根據接口功能定義設計通用的SERDES接口模塊，
接口功能定義具體如下
定義10GEP0N和XG-PON系統復用的接口信號，如圖3的接口功能定義圖所示，可以看到，所有信號均為10GEP0N和XG-PON系統復用，定義的各接口信號分別是
O與光模塊的串行接口信號，共有2個，
SIN_3G和S0UT_3G :采用3G的收發電路，用于發送或接收I. 25Gbps和2. 5Gbps的高速
差分信號，
SIN_10G和S0UT_10G :采用IOG的收發電路，用于發送或接收IOGbps的高速差分信號，
2)控制信號，共有8個，
模式選擇信號M0DE_SEL :用于10GEP0N或XG-PON模式選擇，
OLT或ONU選擇信號0LT_0NU_SEL :用于OLT或ONU模式選擇，即選擇工作于OLT或ONU 方式，
工作速率選擇信號RATE_SEL :用于速率選擇，
LLEB :線路環回使能控制，
DLEB :診斷環回使能控制，
RESET :復位控制，
TEST_M0DE :設置芯片工作在測試模式下，
TX_EN :發送使能，
通過對控制信號M0DE_SEL、0LT_0NU_SEL和RATE_SEL的設置，實現設置接口的各種工作方式，具體實施例見圖4，
3)參考時鐘，共有2個，
RX_REFCLK :接收側參考時鐘，在10GEP0N模式下，為644MHz或125MHz，在XG-PON模式下，為 622MHz 或 155MHz,
TX_REFCLK :發送側參考時鐘，在10GEP0N模式下，為644MHz或125MHz，在XG-PON模式下，為 622MHz 或 155MHz,
4)狀態指示，共有4個，
TX_L0CK :發送側鎖相環鎖定指示，
RX.L0CK :接收側鎖相環鎖定指示，
RX.L0S :接收信號丟失指示，
TEST_0K :測試通過指示，用于芯片自動檢測完成指示，芯片內部有PRBS(偽隨機二進制序列)發生器及BERT (誤碼檢測電路)，在進入測試模式后，進行自檢測，檢測通過將會給出這個指示，
5)并行接口數據及時鐘信號，共有4個，
DOUT :并行接口數據輸出，
DIN:并行接口數據輸入，
RXCLK :并行接口接收側時鐘，
TXCLK :并行接口發送側時鐘，
根據控制信號M0DE_SEL、0LT_0NU_SEL和RATE_SEL的不同，并行接口數據及時鐘信號的數據位寬度和頻率不同，實現滿足不同系統和不同設備的各種要求，具體實施例見圖4，
6)串行控制接口信號，用于微機口對SERDES的控制，共有2個，
SDA:串行控制數據線，
SCL :串行控制時鐘線。在上述技術方案的基礎上，所述根據接口功能定義設計的、通用的SERDES接口模塊中，其結構如圖6所示，按接口功能定義將各電路單元劃分為接收側電路、發送側電路、 環回和測試電路以及串行控制接口電路。所述接收側電路包括IOG接收電路單元10G_RX，3G接收電路單元3G-RX，以及和 10G-RX電路單元、3G-RX電路單元連接的串并轉換電路單元DEMUX (信號解復接電路)。所述10G-RX電路單元、3G-RX電路單元中包括⑶R電路單元及信號檢測電路， 所述CDR電路單元用于鎖定相位，從接收到的串行數據中提取串行時鐘，并使這個時
鐘和接收數據同步，對于10GEP0N和XG-PON模式，這部分的電路基本是一致的，區別在于在不同的模式下，REFCLK不同，壓控振蕩頻率VCXO也不同；對于不同的速率，CDR電路單元中的鎖相環電路將根據工作模式及速率選擇指示，選擇相應的壓控振蕩頻率及倍頻系數，以得到I. 25G、2. 488G、9. 952GU0. 3125G等各種頻率的串行時鐘；接收側鎖相環電路鎖定后， 則將給出RX_L0CK指示，如果信號檢測電路在接收端檢測不到信號，將給出RX_L0S指示； DEMUX單元的主要功能是將串行數據轉換為并行數據，根據所選擇的工作模式及速率， 將會給出8Bit、10Bit、16Bit的并行數據。所述發送側電路包括10G發送電路單元10G-TX，3G發送電路單元3G-TX，以及和 10G-TX電路單元、3G-TX電路單元連接的并串轉換電路單元MUX (信號復接電路)。10G-TX電路單元、3G-TX電路單元中包括時鐘合成單元CMU，TX側最主要的電路是時鐘合成單元CMU，對于10GEP0N和XG-PON模式，串行時鐘產生部分的電路基本是一致的，都需要CMU單元來生成串行發送時鐘，區別只是在于兩種模式下的發送時鐘信號TX_ REFCLK不同；對于不同的發送速率，時鐘電路將根據工作模式及發送速率選擇指示，選擇相應的壓控振蕩頻率及倍頻系數，以得到I. 25G、2. 488G、9. 952GU0. 3125G等各種頻率的串行時鐘，發送側鎖相環電路鎖定后，將給出TX_L0CK指示；
MUX電路單元完成并行數據到串行數據的變換，根據所選擇的工作模式及速率，將會對 8Bit、10Bit、或16Bit的并行數據進行并串轉換，轉換成串行數據發送出去。所述環回和測試電路包括環回控制電路和測試電路。環回控制電路通過LLEB和DLEB來控制選擇線路環回模式或診斷環回模式；
所述測試電路包括=PRBS發生器和BERT，這部分電路僅在TEST_M0DE為“ I ”時有效；其
中
PRBS發生器，用于產生自測試所需的隨機數據輸入，在測試模式下，作為并行數據輸入，在內部環回后，從DEMUX處輸出，
BERT電路設計在DEMUX單元中，將檢測PRBS數據在芯片內部環回后的完備性，如果沒有出現錯誤，將給出TEST_0K指示。所述串行控制接口電路serial interface需外接CPU控制單元，用于通過CPU訪問SERDES內置的寄存器，實現對SERDES的控制及狀態讀寫功能。SCL和SDA 2根信號，分別接CPU控制單元的串行時鐘和串行數據管腳。
10
圖6的各個電路單元均可從工作原理上采用現有的通用模塊實現，但在實現上又有其獨特之處由于要支持10GEP0N和XGPON 2種系統不同的速率等級，在10G-RX或 3G-RX內部的CDR單元和10G-TX或3G-TX內部的CMU單元需要支持I. 25G、2. 488G、9. 952G、
10.3125G等各種頻率。具體地說
I、定義模式選擇信號M0DE_SEL選擇IOG EPON模式或XG-PON模式，定義OLT或ONU選擇信號0LT_0NU_SEL選擇工作于OLT或ONU方式，定義RATE_SEL選擇信號選擇工作速率。2、由于IOG速率的串行收發電路和2. 5G速率以下的串行收發電路在關鍵技術上存在較大的差別，所以不考慮這部分電路的復用。但10GEP0N和XGPON的IOG速率串行收發電路可以復用，分別用10G-TX和10G-RX收發模塊實現；2. 5G速率和I. 25G速率的串行收發電路進行復用，分別用3G-TX和3G-RX收發模塊實現。3、對于IOG EPON系統，考慮到SERDES的通用性，需要考慮10G/10Gbps的對稱系統和10G/1. 25Gbps的不對稱系統。4、對于XG-PON系統，考慮到SERDES的通用性，需要考慮10G/10Gbps的XG-P0N2 對稱系統和10G/2. 5Gbps的XG-PONl不對稱系統。5、從以上的分析可以看出，用于2種不同系統SERDES的數據接口是可以復用的。在串行口，IOG速率的高速差分線可以復用，2. 5G和I. 25G速率的高速差分線也可以復用；在并行口 最大數據寬度為16 BH，根據所用系統和所用設備的不同，可以有16Bit、 10Bit、8Bit 等 3 種寬度，并行口的速率可以有 644Mbps、622Mbps、311Mbps、125Mbps 等 4 種速率，詳見圖4的接口功能選擇表。6、用于測試的控制管腳可以共用，如環回測試及測試模式等功能信號。環回測試信號可以設置線路環回和診斷環回，便于故障定位。功能示意見圖5。設置測試模式指示，在批量測試時，可以啟動內部的測試功能，測試通過時將給出測試完成信號。7、串行控制接口作為通用控制接口，可以共用。本發明的重點在于對外接口，也就是實現了 10GEP0N和XGPON等2種系統的統一對外接口，在具體使用時，只需要根據所使用的場合和速率進行配置即可。以上所述僅為本發明的較佳實施例，并不用于限制本發明，凡在本發明精神和原則之內所做的任何修改、等同替換和改進等，均包含于本發明的保護范圍之內。本說明書中未作詳細描述的內容屬于本領域專業技術人員公知的現有技術。
權利要求
1.用于10GEP0N或XG-PON OLT或ONU SERDES的通用接口方法，其特征在于，包括兩個步驟接口功能定義，以及根據接口功能定義設計通用的SERDES接口模塊，接口功能定義具體如下定義10GEP0N和XG-PON系統復用的接口信號，且所有信號均為10GEP0N和XG-PON系統復用，定義的各接口信號分別是1)與光模塊的串行接口信號，共有2個，SIN_3G和S0UT_3G :采用3G的收發電路，用于發送或接收I. 25Gbps和2. 5Gbps的高速差分信號，SIN_10G和S0UT_10G :采用IOG的收發電路，用于發送或接收IOGbps的高速差分信號，2)控制信號，共有8個，模式選擇信號M0DE_SEL :用于10GEP0N或XG-PON模式選擇，OLT或ONU選擇信號0LT_0NU_SEL :用于OLT或ONU模式選擇，即選擇工作于OLT或ONU 方式，工作速率選擇信號RATE_SEL :用于速率選擇，LLEB :線路環回使能控制，DLEB :診斷環回使能控制，RESET :復位控制，TEST_M0DE :設置芯片工作在測試模式下，TX_EN :發送使能，通過對控制信號M0DE_SEL、0LT_0NU_SEL和RATE_SEL的設置，實現設置接口的各種工作方式，3)參考時鐘，共有2個，RX_REFCLK :接收側參考時鐘，在10GEP0N模式下，為644MHz或125MHz，在XG-PON模式下，為 622MHz 或 155MHz,TX_REFCLK :發送側參考時鐘，在10GEP0N模式下，為644MHz或125MHz，在XG-PON模式下，為 622MHz 或 155MHz,4)狀態指示，共有4個，TX_L0CK :發送側鎖相環鎖定指示，RX.L0CK :接收側鎖相環鎖定指示，RX.L0S :接收信號丟失指示，TEST_0K :測試通過指示，用于芯片自動檢測完成指示，芯片內部有PRBS發生器及 BERT，在進入測試模式后，進行自檢測，檢測通過將會給出這個指示，5)并行接口數據及時鐘信號，共有4個，DOUT :并行接口數據輸出，DIN:并行接口數據輸入，RXCLK :并行接口接收側時鐘，TXCLK :并行接口發送側時鐘，根據控制信號M0DE_SEL、0LT_0NU_SEL和RATE_SEL的不同，并行接口數據及時鐘信號的數據位寬度和頻率不同，實現滿足不同系統和不同設備的各種要求，6)串行控制接口信號，用于微機口對SERDES的控制，共有2個，SDA:串行控制數據線，SCL :串行控制時鐘線。
2.如權利要求I所述的用于10GEP0N或XG-PONOLT或ONU SERDES的通用接口方法， 其特征在于所述根據接口功能定義設計通用的SERDES接口模塊中，按接口功能定義將各電路單元劃分為接收側電路、發送側電路、環回和測試電路以及串行控制接口電路。
3.如權利要求2所述的用于10GEP0N或XG-PONOLT或ONU SERDES的通用接口方法， 其特征在于，所述接收側電路包括10G接收電路單元10G-RX，3G接收電路單元3G-RX，以及和10G-RX電路單元、3G-RX電路單元連接的串并轉換電路單元DEMUX，所述10G-RX電路單元、3G-RX電路單元中包括CDR電路單元及信號檢測電路，所述CDR電路單元用于鎖定相位，從接收到的串行數據中提取串行時鐘，并使這個時鐘和接收數據同步，對于10GEP0N和XG-PON模式，這部分的電路基本是一致的，區別在于在不同的模式下，REFCLK不同，壓控振蕩頻率VCXO也不同；對于不同的速率，CDR電路單元中的鎖相環電路將根據工作模式及速率選擇指示，選擇相應的壓控振蕩頻率及倍頻系數，以得到I. 25G、2. 488G、9. 952GU0. 3125G等各種頻率的串行時鐘；接收側鎖相環電路鎖定后， 則將給出RX_L0CK指示，如果信號檢測電路在接收端檢測不到信號，將給出RX_L0S指示；DEMUX單元的主要功能是將串行數據轉換為并行數據，根據所選擇的工作模式及速率， 將會給出8Bit、10Bit、16Bit的并行數據。
4.如權利要求2所述的用于10GEP0N或XG-PONOLT或ONU SERDES的通用接口方法， 其特征在于，所述發送側電路包括10G發送電路單元10G-TX，3G發送電路單元3G-TX，以及和10G-TX電路單元、3G-TX電路單元連接的并串轉換電路單元MUX，10G-TX電路單元、3G-TX電路單元中包括時鐘合成單元CMU，對于10GEP0N和XG-PON 模式，串行時鐘產生部分的電路基本是一致的，都需要CMU單元來生成串行發送時鐘，區別只是在于兩種模式下的發送時鐘信號TX_REFCLK不同；對于不同的發送速率，時鐘電路將根據工作模式及發送速率選擇指示，選擇相應的壓控振蕩頻率及倍頻系數，以得到I. 25G、2.488G、9. 952GU0. 3125G等各種頻率的串行時鐘，發送側鎖相環電路鎖定后，將給出TX_ LOCK指示；MUX電路單元完成并行數據到串行數據的變換，根據所選擇的工作模式及速率，將會對 8Bit、10Bit、或16Bit的并行數據進行并串轉換，轉換成串行數據發送出去。
5.如權利要求2所述的用于10GEP0N或XG-PONOLT或ONU SERDES的通用接口方法， 其特征在于，所述環回和測試電路包括環回控制電路和測試電路，環回控制電路通過LLEB和DLEB來控制選擇線路環回模式或診斷環回模式；所述測試電路包括=PRBS發生器和BERT，這部分電路僅在TEST_M0DE為“ I ”時有效；其中PRBS發生器，用于產生自測試所需的隨機數據輸入，在測試模式下，作為并行數據輸入，在內部環回后，從DEMUX處輸出，BERT電路設計在DEMUX單元中，將檢測PRBS數據在芯片內部環回后的完備性，如果沒有出現錯誤，將給出TEST_0K指示。
6.如權利要求2所述的用于10GEP0N或XG-PONOLT或ONU SERDES的通用接口方法， 其特征在于，所述串行控制接口電路serial interface需外接CPU控制單元，用于通過CPU訪問SERDES內置的寄存器，實現對SERDES的控制及狀態讀寫功能，SCL和SDA 2根信號，分別接CPU控制單元的串行時鐘和串行數據管腳。
全文摘要
本發明涉及光纖通信領域，具體說是用于10GEPON或XG-PONOLT或ONUSERDES的通用接口方法，包括兩個步驟接口功能定義，以及根據接口功能定義設計通用的SERDES接口模塊，接口功能定義具體如下定義10GEPON和XG-PON系統復用的接口信號，且所有信號均為10GEPON和XG-PON系統復用，所述根據接口功能定義設計通用的SERDES接口模塊中，按接口功能定義將各電路單元劃分為接收側電路、發送側電路、環回和測試電路以及串行控制接口電路。本發明提供10GSERDES與不同的PONMAC之間的一種通用接口，使得SERDES可以在不同的系統和設備中得到應用。
文檔編號H04B10/12GK102594454SQ20121003379
公開日2012年7月18日 申請日期2012年2月15日 優先權日2012年2月15日
發明者沈羽綸, 黃元波 申請人:烽火通信科技股份有限公司